JPH0487375A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置及びその製造方法に関し
、特に、ＥＰＲＯＭまたはＥＥＰＲＯＭを有する半導体
集積回路装置及びその製造方法に適用して有効な技術に
関するものである。

〔従来の技術〕

メモリセルを１個の電界効果型トランジスタで構成した
Ｅ　Ｅ　Ｐ　ＲＯＭ（旦１ｅｃｔｒｉｃａｌｌｙ　Ｅ　
ｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　
Ｏｎｌｙ　Ｍｅｍｏｒｙ　）を有する半導体集積回路装
置が使用されている。この種の半導体集積回路装置につ
いては、例えば特開昭６１−３５５５１号公報に記載さ
れている。

前記メモリセルは、メモリセルアレイ内においてデータ
線とワード線との交差部に配置されている。このメモリ
セルを構成する電界効果型トランジスタは、フィールド
絶縁膜で周囲を規定された領域内において、半導体基板
の素子形成面（以下主面という）に設けられている。

前記電界効果型トランジスタは、主に、第１のゲート絶
縁膜、情報蓄積用ゲート電極（フローティングゲート電
極）、第２のゲート絶縁膜、制御用ゲート電極（コント
ロールゲート電極）、ソース領域及びトレイン領域の夫
々から構成されている。

前記第１のゲート絶縁膜は、前記半導体基板の主面上に
設けられている６前記情報蓄積用ゲート電極は、前記第
１のゲート絶縁膜上から前記フィールド絶縁膜上に延在
して設けられてている。この情報蓄積用ゲート電極は、
第１層目の導電膜例えば多結晶珪素膜で構成されている
。この多結晶珪素膜中には、抵抗値を低減する目的で、
不純物が導入または拡散されている。前記第２のゲート
絶縁膜は、例えば、前記情報蓄積用ゲート電極を構成す
る多結晶珪素膜を熱酸化して形成した酸化珪素膜で構成
されている。前記制御用ゲート電極は、前記第２のゲー
ト絶縁膜を介在させて、前記情報蓄積用ゲート電極上に
設けられている。この制御用ゲート電極は、第２層目の
導電膜例えば多結晶珪素膜または多結晶珪素膜とシリサ
イド金属膜との積層膜で構成されている。

この電界効果型トランジスタのドレイン領域は前記デー
タ線に、前記制御用ゲート電極は前記ワード線に、前記
ソース領域はソース線に、夫々接続されている。前記ソ
ース領域は、前記半導体基板の主面部に、イオン打ち込
み法で不純物を導入することにより形成されている。

前記ソース線は、前記半導体基板の主面部に設けられた
半導体領域で構成されている。この半導体領域と前記ソ
ース領域とは、同一のイオン打ち込み工程で形成されて
いる。従って、このソース線と前記ソース領域とは、一
体に構成されている。

次に、前記半導体集積回路装置の製造方法を、簡単に説
明する。

まず、半導体基板の非活性領域の主面上に、厚い膜厚の
フィールド絶縁膜を形成する。

次に、メモリセルの形成領域において、半導体基板の活
性領域の主面上に、第１のゲート絶縁膜を形成する。

次に、前記第１のゲート絶縁膜上に、第１の導電膜を構
成する多結晶珪素膜を堆積する。この多結晶珪素膜には
、膜堆積中または膜堆積後に、不純物を導入または拡散
する。この後、この第１の導電膜を、異方性エツチング
でパターンニングする。このパターンニング工程を異方
性エツチングで行なうのは、加工寸法精度を向上するた
めである。従って、この第１の導電膜の端部は，垂直に
加工され、この第１の導電膜の端部には、急峻な段差部
が形成される。このパターンニング工程では、前記情報
蓄積用ゲート電極のゲート幅方向（チャネル幅方向）の
みをパターンニングする。

この゛パターンニング工程では、前記第１の導電膜から
露出するフィールド絶縁膜の表面及び半導体基板の主面
は、オーバーエツチングされる。このパターンニング工
程では、前記第１の導電膜の間隔すなわち情報蓄積用電
極のゲート幅方向の間隔は、エツチングマスクとして使
用するフォトレジスト膜の解像度限界で決定されている
。

次に、前記第１の導電膜を構成する多結晶珪素膜を熱酸
化し、酸化珪素膜で構成される第２のゲート絶縁膜を形
成する。この熱酸化工程の前には、洗浄が行なわれ、前
記第１の導電膜から露出するフィールド絶縁膜もエツチ
ングされる。この結果、前記フィールド絶縁膜上にある
第１の導電膜の端部（情報蓄積用ゲート電極のゲート幅
方向の端部）では、この第１の導電膜の下に周り込む形
状で、前記フィールド絶縁膜がエツチングされてしまう
。

また、熱酸化で第２のゲート絶縁膜を形成した場合、フ
ィールド絶縁膜上に形成される酸化珪素膜の成膜速度と
、不純物が導入されている多結晶珪素膜上に形成される
酸化珪素膜の成膜速度とは異なる。すなわち、フィール
ド絶縁膜上に形成される酸化珪素膜よりも、多結晶珪素
膜上に形成される酸化珪素膜の膜厚の方が厚くなる。従
って、成膜速度差及び前記第１の導電膜の端部に急峻な
段差部が形成されていることから、第１の導電膜の端部
に、オーバーハング状に酸化珪素膜が形成されてしまう
。また、前記第１の導電膜のパターンユング時にフィー
ルド絶縁膜がオーバーエツチングされること、及び前記
洗浄工程でフィールド絶縁膜が情報蓄積用電極の下に周
り込む形状でエツチングされてしまうことにより、この
オーバーハングの程度は、更に大きくなる。

次に、前記第２のゲート絶縁膜上に、第２の導電膜を堆
積する。この後、この第２の導電膜を。

異方性エツチングでパターンニングし制御用ゲート電極
を形成する。このパターンニングを異方性エツチングで
行なうのは、加工寸法精度を向上するためである。この
際、この制御用ゲート電極をマスクとして、下層の第１
の導電膜をパターンニングし、情報蓄積用ゲート電極を
形成する。つまり、情報蓄積用ゲート電極、制御用ゲー
ト電極の夫々を、いわゆる重ね切りで形成する。しかし
、前述したように、前記情報蓄積用電極の端部では、前
記第２のゲート絶縁膜がオーバーハング状に形成されて
いるため、このオーバーハング部に入り込んだ第２の導
電膜をこの重ね切り工程で除去することは難しく、オー
バーハング部に入り込んだ第２の導電膜が残存してしま
う。この結果、制御用ゲート電極間がショート（短絡）
するという問題がある。この制御用ゲート電極間のショ
ートを防止するために、前記公報に記載される技術では
、重ね切り工程の後、所定形状のエツチングマスクを用
いて等方性エツチングを行ない、サイドエツチングによ
って前記オーバーハング部に残存する第２の導電膜を除
去している。

次に、半導体基板の活性領域の主面部にソース領域及び
ドレイン領域を形成する。このソース領域は、半導体基
板の主面に、例えばイオン打ち込み法で不純物を導入す
ることにより形成する。また、このソース領域を形成す
るイオン打ち込み工程で、ソース線を構成する半導体領
域を同時に形成する。この後、アニールを行なって、導
入した不純物を活性化する。この後、層間絶縁膜、配線
等を形成することにより、前記半導体集積回路装置は完
成する。

〔発明が解決しようとする課題〕

本発明者は、前述の半導体集積回路装置及びその製造方
法について検討した結果、以下の問題点を見出した。

前記従来の技術においては、等方性エツチング時のサイ
ドエツチングで、前記オーバーハング部に残存する第２
の導電膜を除去している。このため、サイドエツチング
量によって、情報蓄積用ゲート電極及び制御用ゲート電
極の寸法が規定されるので、加工寸法精度が低下し、メ
モリセルの電気的特性が悪化するという問題があった。

また、前記第２のゲート絶縁膜を形成する工程の後で、
酸化珪素膜を堆積し、この後、この酸化珪素膜を堆積し
た膜厚に相当する分異方性エツチングでエツチングし、
サイドウオールスペーサを形成する方法がある。このサ
イドウォールスペーサを形成する工程では、前記フィー
ルド絶縁膜を、堆積した酸化珪素膜に対するエツチング
ストッパとして使用している。しかし、堆積した酸化珪
素膜とフィールド絶縁膜を構成する酸化珪素膜との間で
はエツチングレートの差が小さいため、エツチングの終
点制御が難しく、前記情報蓄積用ゲート電極で覆われて
いないフィールド絶縁膜の表面がオーバーエッチされて
、フィールド絶縁膜の膜厚が薄くなる。この結果、フィ
ールド絶縁膜をマスクとするイオン打ち込みを行なった
場合、このフィールド絶縁膜の膜厚の薄くなった部分で
漏れが発生する。つまり、不純物を導入する領域以外の
領域に不純物が導入されるので、半導体集積回路装置の
電気的特性が悪化するという問題があった。

また、前記重ね切り工程では、前記情報蓄積用ゲート電
極のゲート幅方向のみがパターンニングされた第１の導
電膜から露出する領域において、前記第１の導電膜の膜
厚に相当する分、半導体基板の主面がエツチングされる
。ソース線を構成する半導体領域の形成領域の一部は、
前記第１の導電膜から露出する領域内にあるため、この
ソース線を形成する領域の半導体基板の主面に、前記第
１の導電膜の端部の形状に対応した段差が形成される。

前記第１の導電膜の端部は垂直に加工されているので、
前記ソース線を形成する領域の半導体基板の主面には、
垂直の段差が形成される。この垂直の段差が形成された
状態でイオン打ち込み法で不純物を導入した場合、前記
垂直の段差部分には不純物が導入されない領域が形成さ
れる。この結果、この不純物の導入工程の後でアニール
工程を行なって前記導入した不純物を活性化及び拡散し
ても、不純物が完全に拡散しない領域が形成されてソー
ス線が前記段差部で断線したり、不純物濃度が低く抵抗
値の高い領域が形成されてソース線の抵抗値が上昇した
りするために、半導体集積回路装置の電気的特性が悪化
するという問題があった６ また、前記サイドウオールスペーサを形成する方法の場
合にも、前記重ね切り工程でソース線を構成する半導体
領域の形成領域の半導体基板の主面に、前記第１の導電
膜の端部の形状に対応した垂直の段差が形成されるため
、同様に、電気的特性が悪化するという問題があった。

また、前記情報蓄積用ゲート電極のゲート幅方向の間隔
は、フォトレジスト膜の解像度限界で決められているの
で、情報蓄積用ゲート電極間の間隔すなわちメモリセル
間の間隔を、フォトレジスト膜の解像度限界よりも小さ
くすることはできない。この結果、半導体集積回路装置
の高集積化を図ることができないという問題があった。

本発明の目的は、ＥＰＲＯＭまたはＥＥＰＲＯＭを有す
る半導体集積回路装置において、メモリセルの電気的特
性を向上することが可能な技術を提供することにある。

本発明の他の目的は、前記ＥＰＲＯＭまたはＥＥＰＲＯ
Ｍを有する半導体集積回路装置において、高集積化を図
ることが可能な技術を提供することにある。

本発明の他の目的は、前記ＥＰＲＯＭまたはＥＥＰＲＯ
Ｍを有する半導体集積回路装置の製造方法において、電
気的特性を向上することが可能な技術を提供することに
ある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単゛に説明すれば、下記のとおりである。

（１）情報蓄積用ゲート電極及び制御用ゲート電極を備
えた電界効果型トランジスタでメモリセルを構成したＥ
ＰＲＯＭ又はＥＥＰＲＯＭを有する半導体集積回路装置
において、前記情報蓄積用ゲート電極のゲート幅方向の
端部に、該情報蓄積用ゲート電極と電気的に自己整合で
接続された導電膜からなる半導体基板側に裾広がり状の
傾斜部を付加する。

（２）情報蓄積用ゲート電極及び制御用ゲート電極を備
えた電界効果型トランジスタでメモリセルを構成したＥ
ＰＲＯＭ又はＥＥＰＲＯＭを有する半導体集積回路装置
の製造方法において、半導体基板の素子形成面に第１の
ゲート絶縁膜を形成する工程と、該第１のゲート絶縁膜
上に情報蓄積用ゲート電極として使用される第１の導電
膜を形成する工程と、該第１の導電膜を異方性エツチン
グでパターンニングし、前記情報蓄積用ゲート電極のゲ
ート幅方向を規定する工程と、第２の導電膜を堆積する
工程と、該第２の導電膜をその堆積した膜厚に相当する
分異方性エツチングでエツチングし、前記第１の導電膜
の側壁に自己整合的に接続される傾斜部を形成する工程
と、第２のゲート絶縁膜を形成する工程と、該第２のゲ
ート絶縁膜上に制御用ゲート電極として使用される第３
の導電膜を形成する工程と、該第３の導電膜、前記第２
の導電膜及び第１の導電膜の夫々を同一のエツチングマ
スクを用いて異方性エツチングでパターンニングする工
程と、ソース領域及びドレイン領域を形成する工程とを
備える。

（３）前記電界効果型トランジスタのソース領域に接続
されるソース線を、前記半導体基板の素子形成面に形成
した半導体領域で構成し、同一のイオン打ち込み工程で
、前記ソース領域及びソース線を構成する半導体領域の
夫々を形成する。

〔作　　用〕

前述した手段（１）によれば、前記傾斜部の分、情報蓄
積用ゲート電極の大きさは大きくなるので、メモリセル
の容量は大きくなり、メモリセルの書込み、消去特性は
向上する。これにより、ＥＰＲＯＭまたはＥＥＰＲＯＭ
を有する半導体集積回路装置において、メモリセルの電
気的特性を向上することができる。

また、メモリセル間の間隔は、前記傾斜部を設けた分、
フォトレジスト膜の解像度限界よりも小さくなる。従っ
て、前記傾斜部がその両端に接続された情報蓄積用ゲー
ト電極のゲート幅方向における寸法を、従来の情報蓄積
用ゲート電極とほぼ同一にすれば、メモリセルの電気的
特性を確保した状態で、情報蓄積用ゲート電極のゲート
幅方向におけるメモリセル間の間隔を小さくすることが
できる。これにより、半導体集積回路装置の高集積化を
図ることができる。

前述した手段（２）によれば、前記第１の導電膜をパタ
ーンニングする工程でフィールド絶縁膜表面がオーバー
エツチングされた領域のうち、前記第１の導電膜の端部
と接する領域は、前記第２の導電膜で覆われる。また、
前記第２の導電膜で傾斜部を形成する工程では、この傾
斜部から露出する領域のフィールド絶縁膜の表面がオー
バーエツチングされるが、この傾斜部はサイドウオール
状に形成されるので、フィールド絶縁膜の表面は急峻な
段差状にオーバーエツチングされない。また、第２のゲ
ート絶縁膜を形成する前に行なう洗浄工程では、前記傾
斜部から露出する領域のフィールド絶縁膜の表面が除去
されるが、前記傾斜部から露出するフィールド絶縁膜の
表面には急峻な段差形状が形成されていないので、前記
傾斜部の下に周り込む形状でフィールド１ｆｌａ膜が除
去されることは低減される。また、第２のゲート絶縁膜
を熱酸化で形成する場合、第２の導電膜及び第１の導電
膜上に形成される酸化珪素膜の膜厚の方が、フィールド
ｌＩｒ１縁膜上に形成される酸化珪素膜の膜厚よりも厚
くなるが、第１の導電膜の端部の形状は傾斜部を設けた
ことにより緩和され、かつ、この傾斜部と接する領域の
フィールド絶縁膜の表面には急峻な段差部は形成されて
いないので、前記情報蓄積用ゲート電極のゲート幅方向
の端部に、第２のゲート絶縁膜で構成されるオーバーハ
ング部は形成されない。前記情報蓄積用ゲート電極のゲ
ート幅方向の端部にオーバーハング部が形成されないこ
とにより、前記第３の導電膜、第２の導電膜及び第１の
導電膜の夫々を同一のエツチングマスクを用いて異方性
エツチングでパターンニングしても、情報蓄積用ゲート
電極のゲート幅方向の端部に前記第３の導電膜は残存し
ないので、制御用ゲート電極間のショートを防止するこ
とができる。

制御用ゲート電極間のショートが防止されることにより
、等方性エツチングを行なう必要はなくなるので、サイ
ドエツチング量によって情報蓄積用ゲート電極及び制御
用ゲート電極の加工寸法精度が低下することはなくなり
、加工寸法精度は向上する。これにより、ＥＦＲＯＭま
たはＥＥＰＲＯＭを有する半導体集積回路装置の製造方
法において、メモリセルの電気的特性を向上することが
できる。

また、前記第２の導電膜をその堆積した膜厚に相当する
分エツチングする工程では、堆積した第２の導電膜に対
するエツチングストッパとしてフィールド絶縁膜を構成
する酸化珪素膜を使用している。堆積した第２の導電膜
例えば多結晶珪素膜と酸化珪素膜との間では、エツチン
グレートの差は充分大きいので、エツチングの終点制御
は容易になり、前記第１の導電膜及び傾斜部で覆われて
いないフィールド絶縁膜の表面のオーバーエツチングは
低減される。これにより、フィールド絶縁膜の膜厚の減
少は低減されるので、フィールド絶縁膜をマスクとする
イオン打ち込みを行なった場合に、このフィールド絶縁
膜の膜厚の薄くなった部分で漏れが発生することを低減
し、不純物を導入する領域以外の領域に不純物が導入さ
れることを低減することができる。これにより、ＥＰＲ
ＯＭまたはＥＥＰＲＯＭを有する半導体集積回路装置の
製造方法において、電気的特性を向上することができる
。

前述した手段（３）によれば、前記ソース領域を構成す
る半導体領域の形成領域の表面には、前記情報蓄積用ゲ
ート電極の端部の形状すなわち前記傾斜部の表面形状に
対応した段差部が形成される。

前記傾斜部の表面形状は、半導体基板の裾広がり状、つ
まり、サイドウオール状である。従って、前記ソース領
域を構成する半導体領域の形成領域において、半導体基
板の表面に形成される段差部の形状は、垂直よりも緩和
されているので、イオン打ち込み法で不純物を導入して
も、この段差部に不純物が導入されない領域が形成され
ることは低減される。従って、段差部に不純物が拡散し
ない領域が形成されてソース線が前記段差部で断線した
り、不純物濃度が低く抵抗値の高い領域が残りソース線
の抵抗値が上昇したりすることを低減することができる
。これにより、ＥＦＲＯＭまたはＥＥＰＲＯＭを有する
半導体集積回路装置の製造方法において、電気的特性を
向上することができる。

〔発明の実施例〕

以下１本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための企図において、同一機能
を有するものは、同一符号を付け、その繰り返しの説明
は省略する。

本発明の一実施例であるＥＰＲＯＭを有する半導体集積
回路装置の構成を、第２図（メモリセルアレイ部を示す
要部平面図）、第１Ａ図（第２図のＩ−Ｉ線で切った断
面図）及び第１Ｂ図（周辺回路部を示す要部断面図）を
用いて説明する。なお、第２図では、眉間絶縁膜等は図
示していない。

第２図、第１Ａ図及び第１Ｂ図に示すように、前記半導
体集積回路装置は、ｐ−型半導体基板１で構成されてい
る。このｐ−型半導体基板１は、例えば、単結晶珪素で
構成されている。このＰ−型半導体基板１の主面部には
、ｎ型ウェル領域２、ｎ型ウェル領域３の夫々が設けら
れている。前記Ｐ゛型半導体基板１の非活性領域の主面
部には、フィールド絶縁膜５が設けられている。このフ
ィールド絶縁膜５は、例えば酸化珪素膜で構成されてい
る。

このフィールド絶縁膜５の膜厚は、例えば、４００　［
ｎｍ］程度である。このフィールド絶縁膜６の下におい
て、前記ｐ型ウェル領域３の主面部には、ｐ°型チャネ
ルストッパ領域４が設けられている。

各素子間は、主に、前記フィールド絶縁膜５及びｐ°型
チャネルストッパ領域４の夫々で構成されるアイソレー
ション領域で互いに分離＃４Ａ縁されている。

まず、メモリセルアレイ部の構成を、第１Ａ図及び第２
図を用いて説明する。

第１Ａ図及び第２図に示すように、前記ＥＰＲ○Ｍのメ
モリセルは、１個の電界効果型トランジスタＱｍで構成
されている。この電界効果型トランジスタＱｍは、前記
フィールド絶縁膜５で周囲を規定された領域内において
、前記ｐ型ウェル領域３の主面部に設けられている。

前記電界効果型トランジスタＱｍは、主に、第１のゲー
ト絶縁膜７．情報蓄積用ゲート電極１４、第２のゲート
絶縁膜１５、制御用ゲート電極１９Ａ、ｎ″型半導体領
域２０で構成される低濃度のソース領域とドレイン領域
、ｎ°型半導体領域３５で構成される高濃度のソース領
域及びドレイン領域の夫々から構成されている。

前記第１のゲート絶縁膜７は、前記ｐ型ウェル領域３の
主面に設けられている。この第１のゲート絶縁膜７は、
例えば、酸化珪素膜で構成されている。この第１のゲー
ト絶縁膜７の膜厚は、例えば、１５乃至２０　［ｎｍ］
程度である。

前記情報蓄積用ゲート電極１４は、前記第１のゲート絶
縁膜７上から、前記フィールド絶縁膜５上に延在して設
けられている。この情報蓄積用ゲート電極１４は、夫々
異なる工程で形成された第１の導電膜９及び傾斜部１３
から構成されている。この傾斜部１３は、前記フィール
ド絶縁膜５上において、前記第１の導電膜９の端部に自
己整合的に接続されている。この傾斜部１３は、いわゆ
るサイドウオールスペーサ状に形成され、前記ｐ−型半
導体基板１側に裾広がりの形状である。前記第１の導電
膜９及び傾斜部１３の夫々は、例えば、多結晶珪素膜で
構成されている。前記第１の導電膜９の膜厚は、例えば
、２００　［ｎｍ］程度である。前記第１の導電膜９及
び傾斜部１３を構成する多結晶珪素膜には、抵抗値を低
減する目的で、ｎ型不純物例えば（Ｐ）が導入または拡
散されている。また、この第１の導電膜９及び傾斜部１
３を、例えば、ドープド多結晶珪素（Ｄｏｐｅｄ　Ｐｏ
１ｙ　５ｉｌｉｃｏｎ：膜堆積中にリン（Ｐ）を注入し
たもの）で構成しても良い。前記傾斜部１３は、例えば
、ＣＶＤ法で多結晶珪素膜を堆積した後、その堆積した
膜厚に相当する分異方性エツチングを行なうことより形
成されている。

前記第２のゲート絶縁膜１５は、前記情報蓄積用ゲート
電極１４上に設けられている。この第２のゲート絶縁膜
１５は、例えば酸化珪素膜、窒化珪素膜、酸化珪素膜の
夫々を順次積層した積層膜で構成されている。前記下層
の酸化珪素膜の膜厚は、例えば、５　［ｎｍ］程度であ
る。前記窒化珪素膜の膜厚は、例えば、１０乃至２０　
［ｎｍ］程度である。前記上層の酸化珪素膜の膜厚は、
例えば、２乃至５　［ｎｍ］程度である。

前記制御用ゲート電極１９Ａは、前記情報蓄積用ゲート
電極１３上に前記第２のゲート絶縁膜１５を介在させて
設けられると共に、ワード線ＷＬと一体に構成されてい
る。この制御用ゲート電極１９Ａは、例えば多結晶珪素
膜で構成されている。この多結晶珪素膜の膜厚は、例え
ば、　２００乃至３００［ｎｍ］程度である。また、こ
の制御用ゲート電極１９Ａを１例えば、多結晶珪素膜と
高融点金属シリサイド膜例えばタングステンシリサイド
膜との積層膜（ポリサイド膜）で構成しても良い。この
場合。

多結晶珪素膜の膜厚は１００　［ｎｍ］程度であり、タ
ングステンシリサイド膜の膜厚は１５０　［ｎｍ１程度
である。

前記情報蓄積用ゲート電極１４及び制御用ゲート電極１
９Ａの周囲には、絶縁膜３０が設けられている。

この＃ｆＡ縁膜３０は、例えば、酸化珪素膜で構成され
ている。この酸化珪素膜の膜厚は、例えば、２゜［ｎｍ
］程度である。

また、前記情報蓄積用ゲート電極１４及び制御用ゲート
電極１９Ａの側壁には、サイドウオールスペーサ３２が
設けられている。このサイドウオールスペーサ３２は、
例えば、酸化珪素膜で構成されている。

前記低濃度のソース領域とドレイン領域を構成するｎ−
型半導体領域２０は、前記ｐ型ウェル領域３の主面部に
おいて、前記制御用ゲート電極１９Ａに対して自己己整
合的に設けられている。

前記高濃度のソース領域とドレイン領域を構成するｎ゛
型半導体領域３５は、前記ｐ型ウェル領域３の主面部に
おいて、前記サイドウオールスペーサ３２に対して自己
整合的に設けられている。このｎ。

型半導体領域３５の一方は、ソース線３５（ＳＬ）と接
続されている。このソース線３５（ＳＬ）は、前記ソー
ス領域とドレイン領域を構成するｎ°型半導体領域３５
と一体に構成されている。また、前記ｎ°型半導体領域
３５の他方には、眉間絶縁膜３８の接続孔３９を通して
、データ線４１（ＤＬ）が接続されている。

このデータ線４１は、例えば、アルミニウム合金膜で構
成されている。

前記層間絶縁膜３８は、例えば、酸化珪素膜とＢＰ　Ｓ
　Ｇ（Ｂｏｒｏｎ　Ｐｂｏｓｐｈｏ　５ｉｌｉｃａｔｅ
　Ｇｌａｓｓ）膜との積層膜で構成されている。この層
間絶縁膜３８の膜厚は、例えば、４００乃至６００　［
ｎｍｌ程度である。

前記層間絶縁膜３８及びデータ線４１の上層には、ファ
イナルパッシベーション膜４５が設けられているにのフ
ァイナルパッシベーション膜４５は、例えば、　Ｐ　Ｓ
　Ｇ（Ｐｈｏｓｈｏ　５ｉｌｉｃａｔｅ　Ｇｌａｓｓ）
膜、または、ＰＳＧ膜とプラズマＣＶＤ法で堆積した窒
化珪素膜の２層膜で構成されている。

次に、周辺回路部の構成を説明する。第１Ｂ図に示すよ
うに、この周辺回路部は、ｎチャネルＭＩＳＦＥＴＱｎ
（以下、ｎ　Ｍ　ＯＰ　Ｑ　ｎという）及びｐチャネル
ＭＩＳＦＥＴＱＰ（以下、ｐ　Ｍ　ＯＳ　Ｑ　ｐという
）の夫々から構成されている。つまり、周辺回路部は、
いわゆるＣＭＯ３構成になっている。

前記ｎＭＯ３Ｑｎは、前記フィールド絶縁膜５で周囲を
規定された領域内において、前記ｐ型ウェル領域３の主
面部に設けられている。このｎＭＯ８Ｑｎは、主に、ゲ
ート絶縁膜１７、ゲート電極１９Ｂ、低濃度のソース領
域とドレイン領域を構成するｎ゛型半導体領域２５、及
び高濃度のソース領域とドレイン領域を構成するｎ°型
半導体領域３５の夫々から構成されている。

前記ゲート絶縁膜１７は、前記ｐ型ウェル領域３の主面
部に設けられている。このゲート絶縁膜１７は１例えば
酸化珪素膜で構成されている。このゲート絶縁膜１７の
膜厚は、ｎＭＯ３Ｑｎが５［Ｖコ以下の低電圧で動様す
る場合には１５乃至２０　［ｎｍｌ程度、１０［Ｖ］以
上の高電圧で動作する場合には２ｏ乃至２５　［ｎ＋＋
＋］程度の膜厚に設定される。

前記ゲート電極１９Ｂは、前記ゲートｌＮ！！縁膜１７
上に設けられている。このゲート電極１９Ｂは、前記制
御用ゲート電極１９Ａと同様の第２層目の導電膜すなわ
ち多結晶珪素膜で構成されている。このゲート電極１９
Ｂの周囲には、前記絶縁膜３０が設けられている。また
、このゲート電極１９Ｂの側壁部には、前記サイドウオ
ールスペーサ３２が設けられている。

前記低濃度のソース領域及びドレイン領域を構成するｎ
−型半導体領域２５は、前記ｐ型ウェル領域３の主面部
において、前記ゲート電極１９Ｂに対して自己整合的に
設けられている。

前記高濃度のソース領域及びドレイン領域を構成するｎ
°型半導体領域３５は、前記ｐ型ウェル領域３の主面部
において、前記サイドウオールスペーサ３２に対して自
己整合的に設けられている。

このように、このｎ　Ｍ　ＯＳ　Ｑ　ｎのソース領域及
びトレイン領域をｎ−型半導体領域２５とｎ゛型半導体
領域３５で構成したことにより、　このｎＭＯ８Ｑｎは
、Ｌ　Ｄ　Ｄ　（Ｌ　ｉｇｈｔｌｙ　Ｄ　ａｐｅｄ　Ｄ
　ｒａｉｎ）構造になっている。

前記ｎ°型半導体領域３５の一方には、眉間絶縁膜３８
に設けられた接続孔３９を通して、配線４１の一端が接
続されている。この配線４１は、前記データ線４１（Ｄ
Ｌ）と同様の構成になっている。

前記ｐ　Ｍ　ＯＳ　Ｑ　ｐは、前記フィード絶縁膜５で
周囲を規定された領域内において、前記ｎ型ウェル領域
２の主面部に設けられている。このｐＭ○ＳＱｐは、主
に、ゲート絶縁膜１７、ゲート電極！９Ｃ１低濃度のソ
ース領域とドレイン領域を構成するｐ−型半導体領域２
６、高濃度のソース領域とドレイン領域を構成するｎ°
型半導体領域３６の夫々から構成されている。

前記ゲート絶縁膜１７は、前記ｎ型ウェル領域２の主面
部に設けられている。このゲート絶縁膜１７は、例えば
酸化珪素膜で構成されている。このゲート絶縁膜１７の
膜厚は、ｐＭＯ８Ｑｐが低電圧で動作する場合には１５
乃至２０　［ｎｍｌ程度、高電圧で動作する場合には２
０乃至２５　［ｎｍｌ程度の膜厚に設定される。

前記ゲート電極１９Ｃは５前記ゲート絶縁膜１７上に設
けられている。このゲート電極１９Ｃは、前記制御用ゲ
ート電極１９Ａと同様の第２層目の導電膜すなわち多結
晶珪素膜で構成されている。このゲート電極１９Ｃの周
囲には、前記絶縁膜３０が設けられている。また、この
ゲート電極１９Ｃの側壁部には、前記サイドウオールス
ペーサ３２が設けられている。

前記低濃度のソース領域及びドレイン領域を構成するｐ
−型半導体領域２６は、前記ｎ型ウェル領域２の主面部
において、前記ゲート電極１９Ｃに対して自己整合的に
設けられている。

前記高濃度のソース領域及びドレイン領域を構成するｐ
゛型半導体領域３６は、前記ｎ型ウェル領域２の主面部
において、前記サイドウオールスペーサ３２に対して自
己整合的に設けられている。

このように、このｐ　Ｍ　ＯＳ　Ｑ　ｐのソース領域及
びドレイン領域をｐ〜型半導体領域２６とｐ゛型半導体
領域３６で構成したことにより、　このｐＭＯ８Ｑｐは
、ＬＤＤ構造になっている。

前記ｐ゛型半導体領域３６の一方には、層間絶縁膜３７
に設けられた接続孔３８を通して、前記配線４１の他端
が接続されている。

以上の説明から分かるように、本実施例の構成によれば
、前記傾斜部１３の分、情報蓄積用ゲート電極１４の大
きさは大きくなるので、メモリセルの容量は大きくなり
、メモリセルの書込み、消去特性は向上する。これによ
り、ＥＰＲＯＭを有する半導体集積回路装置において、
メモリセルの電気的特性を向上することができる。

また、メモリセル間の間隔は、前記傾斜部１３を設けた
分、フォトレジスト膜の解像度限界よりも小さくなる。

従って、前記傾斜部１３がその両端に接続された情報蓄
積用ゲー１へ電極１４のゲート幅方向における寸法を、
従来の情報蓄積用ゲート電極とほぼ同一にすれば、メモ
リセルの電気的特性に確保した状態で、情報蓄積用ゲー
ト電極１４のゲート幅方向におけるメモリセル間の間隔
を小さく、することができる。これにより、ＥＰＲＯＭ
を有する半導体集積回路装置において、高集積化を図る
ことができる。

欣に、前記半導体集積回路装置の製造方法を、第３図乃
至第６図（前記第２図に示す領域を製造工程毎に示す要
部平面図）、第７Ａ図乃至第１４Ａ図及び第７Ｂ図乃至
第１４Ｂ図（前記第１Ａ図及び第１Ｂ図に示す領域を製
造工程毎に示す要部断面図）を用いて説明する。なお、
第３図乃至第６図では、層間絶縁膜等は図示していない
。

まず、ｐ−型半導体基板１の主面部に、ｎ型ウェル領域
２、ｎ型ウェル領域３の夫々を形成する。

この後、第３図に示すように、前記Ｐ−型半導体基板１
の非活性領域の主面部に、図示しないｐ°型チャネルス
トッパ領域（４）及びフィールド絶縁膜５の夫々を形成
する。前記フィールド絶縁膜５は。

例えば、４００　［ｎｍ］程度の膜厚で形成する。

次に、前記ｎ型ウェル領域２及びｎ型ウェル領域３の夫
々の活性領域の主面を熱酸化し、第１のゲート絶縁膜７
を形成する。この第１のゲート絶縁膜７は、例えば、１
５乃至２５　［ｎｍ］程度の膜厚で形成する。

次に、前記第１のゲート絶縁膜７上に第１の導電膜９例
えば多結晶珪素膜を堆積する。この多結晶珪素は、例え
ば、２００　［ｎｍ］程度の膜厚で形成する。また、こ
の多結晶珪素膜には、膜堆積後に、リン（Ｐ）処理また
はイオン打ち込みにより、ｎ型不純物であるリン（Ｐ）
を拡散または導入する。このリン（Ｐ）を導入する工程
では１例えば、不純物濃度がＩ　Ｘ　１０　”［ａｔｏ
ｍｓ／ｃｍ２１程度のリン（Ｐ）を、３０［ＫｅＶ］程
度の加速エネルギのイオン打ち込み法で導入する。この
リン（Ｐ）を拡散または導入した後、約９００［℃］程
度の温度で、約３０分程度アニールを行ない、前記第１
の導電膜９の抵抗値を低減する。なお、前記第１の導電
膜９を、ドープド多結晶珪素で形成しても良い。

次に、酸化珪素膜１１を形成する。この酸化珪素膜１１
は、例えば、ＣＶＤ法で堆積するか、または、熱酸化法
で形成する。この酸化珪素膜１１は、例えば、１０［ｎ
ｍ１程度の膜厚で形成する。

次に、第４図、第７Ａ図及び第７Ｂ図に示すように、前
記酸化珪素膜１１．第１の導電膜９の夫々を、フォトリ
ングラフィ技術で順次パターンニングする。このパター
ンニングは、異方性エツチング（ドライエツチング）で
行なう、このパターンニングを異方性エツチングで行な
うことにより、前記第′１の導電膜９の端部は、垂直に
加工される。

このパターンニング工程では、情報蓄積用ゲート電極（
１４）のゲート幅方向のみを規定するように、前記第１
の導電膜９をパターンニングする。なお、この第１の導
電膜９をパターンニングする際には、前記第１のゲート
絶縁膜７及びフィールド絶縁膜５の夫々がエツチングス
トッパとして使用される。

次に、第２の導電膜１３例えば多結晶珪素膜を、ＣＶＤ
法で堆積する。この多結晶珪素膜は、例えば、２００乃
至３００　［ｎｍ］の膜厚で形成する。この後、この多
結晶珪素膜には、前記第１の導電膜９を構成する多結晶
珪素膜と同様に、低抵抗化処理を施す。

この後、前記第２の導電膜１３を、堆積した膜厚に相当
する分異方性エツチング例えばＲＩ　Ｅ　（Ｒｅａｃｔ
ｉｖｅ　Ｉ　ｏｎ　Ｅ　ｔｃｈｉｎｇ：反応性イオンエ
ツチング）でエツチングする。このエツチング工程によ
り、第５図、第８Ａ図及び第８Ｂ図に示すように、前記
第２の導電膜１３は、前記第１の導電膜９の端部に自己
整合的に、前記Ｐ−型半導体基板１側に据広がり状（サ
イドウオールスペーサ状）に接続され、傾斜部１３が形
成される。前記第１の導電膜９をパターンニングする工
程で、この第１の導電膜９の端部と接する領域において
、前記フィールド絶縁膜５及び第１のゲート絶縁膜７の
表面がオーバーエツチングされた場合でも、この傾斜部
１３で覆われるためオーバーハング構造とならない。な
お、このエツチング工程では、前記フィールド絶縁膜５
、ゲートｖｌＡ縁膜７及び酸化珪素膜１１の夫々をエツ
チングストッパとして使用する。この第２の導電膜１３
をエツチングする工程では、この第２の導電膜１３に対
するエツチングストッパとしてフィールド絶縁膜５を構
成する酸化珪素膜を使用している。第２の導電膜１３を
構成する多結晶珪素膜と酸化珪素膜との間では、エツチ
ングレートの差は充分大きいので、エツチングの終点制
御は容易になり、前記第１の導電膜９及び傾斜部１３で
覆われていないフィールド絶縁膜５の表面のオーバーエ
ツチングは低減される。これにより、フィールド絶縁膜
５の膜厚の減少は低減されるので、フィールド絶縁膜５
をマスクとするイオン打ち込みを行なった場合に、この
フィールド絶縁膜５の膜厚の薄くなった部分で漏れが発
生することを低減し、不純物を導入する領域以外の領域
に不純物が導入されることを低減することができる。こ
れにより、ＥＰＲＯＭを有する半導体集積回路装置の製
造方法において、電気的特性を向上することができる。

なお、この傾斜部１３を形成する工程では、前記フィー
ルド絶縁膜５及び第１のゲート絶縁膜７の表面がオーバ
ーエツチングされた場合でも、この傾斜部１３はサイド
ウオール状に形成されるので、この傾斜部１３と接する
領域において、前記フィールド絶縁膜５及び第１のゲー
ト絶縁膜７の表面に、急峻な段差は形成されない。

次に、前記酸化珪素膜１１を除去する。この除去工程で
は、前記第１の導電膜９及び傾斜部１３から露出するフ
ィールド絶縁膜５及び第１のゲート絶縁膜７の表面もエ
ツチングされる。しかし、前記傾斜部１３と接する領域
において、前記フィールド絶縁膜５及び第１のゲート絶
縁膜７の表面に急峻な段差は形成されていないので、こ
の除去工程で、前記傾斜部１３の下部に周り込む形状に
前記フィールド絶縁膜５及び第１のゲート絶縁膜７の表
面がエツチングされることは低減される。つまり、前記
傾斜部１３と接する領域において、前記フィールド絶縁
膜５及び第１のゲート絶縁膜７の表面に急峻な段差部が
形成されることは低減される。

次に、第９Ａ図及び第９Ｂ図に示すように、前記ｐ”型
半導体基板工の主面全面に、第２のゲート絶縁膜１５を
形成する。この第２のゲート絶縁膜１５は、例えば酸化
珪素膜、窒化珪素膜、酸化珪素膜の夫々を順次積層する
ことにより形成する。前記下層の酸化珪素膜は、例えば
、低酸素濃度雰囲気中での熱酸化法により、５　［ｎｍ
］程度の膜厚で形成する。前記窒化珪素膜は、例えば、
ＣＶＤ法により１０乃至２０　［ｎｍ１程度の膜厚で形
成する。前記上層の酸化珪素膜は、例えば、Ｖｅｔｏ２
雰囲気中での酸化により、２乃至５　［ｎｌ１１］程度
の膜厚で形成する。この第２のゲート絶縁膜１５は、下
地の表面形状に対応して形成される。前記第１の導電膜
９の端部は、異方性エツチングでパターンニングされる
ため垂直に加工されるが、この端部には前記傾斜部１３
が形成されている。また、この傾斜部１３の端部と接す
る領域において、前記フィールド絶縁膜５及び第１のゲ
ート絶縁膜７の表面には、エツチングによる急峻な段差
は形成されていない。

従って、第２のゲート絶縁膜１５を形成する際の下地に
は急峻な段差部はない。

次に、周辺回路部を構成するｎＭＯ８Ｑｎ及びｐＭＯｓ
Ｑｐの形成領域において、前記第２のゲート絶縁膜１５
、第１の導電膜９、斜傾部１３及び第１のゲート絶縁膜
７の夫々を除去し、第１０Ａ図及第１０Ｂ図に示すよう
に、前記ｎ型ウェル領域２及びｎ型ウェル領域３の主面
を露出させる。この後、前記ｎ型ウェル領域２及びｎ型
ウェル領域３の活性領域の主面を熱酸化し、ゲート絶縁
膜１７を形成する。このゲート絶縁膜１７は、例えば、
１５乃至２０　［ｎｍ］程度の膜厚で形成する。なお、
このゲート絶縁膜１７は、前記ｎ　Ｍ　ＯＳ　Ｑ　ｎ及
びｐＭＯ３Ｑｐの夫々の動作電圧に合わせて、膜厚を変
えても良い。例えば、高電圧で動作するＭＯＳのゲート
絶縁膜１７の膜厚を２０乃至２５　［ｎｍ］程度に形成
し、低電圧で動作するＭＯＳのゲート絶縁膜１７の膜厚
を１２．５乃至１５　［ｎｍ］程度に形成する。

次に、第１１Ａ図及び第１１Ｂ図示すように、前記ｐ−
型半導体基板１の主面全面に、第３の導電膜１９を形成
する。この第３の導電膜１９は、例えば多結晶珪素膜で
形成し、２００乃至３００　［ｎｍ］程度の膜厚で形成
する。また、この第３の導電膜！９は、例えば、多結晶
珪素膜と高融点金属シリサイド膜例えばタングステンシ
リサ・イド膜との積層膜（ポリサイド膜）で形成しても
よい。この場合、多結晶珪素膜を１００　［ｎｍ１程度
の膜厚で形成し、タングステンシリサイド膜を１５０　
［ｎｍ１程度の膜厚で形成する。

次に、第６図、第１２Ａ図及び第１２Ｂ図に示すように
、電界効果型トランジスタＱＩ＋１の情報蓄積用ゲート
電極１４及び制御用ゲート電極１９Ａの夫々を形成する
。これらの情報蓄積用ゲート電極１４及び制御用ゲート
電極１９Ａの夫々は、メモリセルの形成領域において、
前記第３の導電膜１９、第２のゲート絶縁膜１５．傾斜
部１３及び第１の導電膜９の夫々を、同一のエツチング
マスクを用いた異方性エツチングでパターンニングして
形成する。このパターンニング工程では、前記制御用ゲ
ート電極１９Ａを形成すると共に、前記第１の導電膜９
及び傾斜部１３の夫々を、情報蓄積用ゲート電極１４の
ゲート長方向を規定するようにパターンニングする、い
わゆる重ね切りでパターンニングする。この重ね切り工
程において、前記情報蓄積用ゲート電極１４のゲート幅
方向の端部には、第２のゲート絶縁膜１５で構成される
オーバーハング部は形成されていないので、前記第３の
導電膜１９、傾斜部１３及び第１の導電膜９の夫々を同
一のエツチングマスクを用いて異方性エツチングでパタ
ーンニングしても、前記情報蓄積用ゲート電極１４のゲ
ート幅方向の端部に前記第３の導電膜１９は残存しない
ので、制御用ゲート電極１９Ａ間のショー１〜を防止す
ることができる。

制御用ゲート電極１９Ａ間のショートが防止されること
により１等方性エツチングを行なって残存する第３の導
電膜１９を除去する必要はなくなるので、サイドエツチ
ング量による情報蓄積用ゲート電極１４及び制御用ゲー
ト電極１９Ａの加工寸法精度の低下はなくなり、情報蓄
積用ゲート電極１４及び制御用ゲート電極１９Ａの加工
寸法精度は向上する。

これにより、ＥＥＲＰＯＭを有する半導体集積回路装置
の製造方法において、メモリセルの電気的特性を向上す
ることができる。

また、ソース線（３５）ＳＬを形成する領域において、
前記ｎ型ウェル領域３の表面には、前記情報蓄積用ゲー
ト電極１４の端部の形状すなわち前記斜傾部！３の表面
形状に対応した形状の段差部が形成される。前記傾斜部
１３の表面形状は、垂直よりも緩和されているので、こ
のソース線ＳＬを形成する領域のｎ型ウェル領域３の表
面には、垂直よりも緩和された段差が形成される。

次に、電界効果型トランジスタＱｍの低濃度のソース領
域、ドレイン領域を構成するｎ−型半導体領域２０を形
成する。このｎ°型半導体領域２０は、メモリセルの形
成領域において、主に、前記制御用ゲート電極１９Ａを
マスクとして、前記Ｐ型ウェル領域３の主面部に、ｎ型
不純物を導入することにより形成するにのｎ型不純物を
導入する工程では、例えば、不純物濃度が２　Ｘ　１０
　”　［ａｔｏｍｓ／ａｍ２コ程度のヒ素（Ａ　ｓ）を
、　６０［［ｅＶ］程度の加速エネルギのイオン打ち込
み法で導入する。

次に、周辺回路を構成するｎ　Ｍ　ＯＳ　Ｑ　ｎ及びｐ
ＭＯ８Ｑｐの形成領域において、前記第３の導電膜１９
をパターンニングし、ｎＭＯｓＱｎのゲート電極１９Ｂ
　及びｐＭＯ８Ｑｐ（１）ゲート電極１９Ｇの夫々を形
成する。

次に、ｎＭＯｓＱｎの低濃度のソース領域及びドレイン
領域を構成するｎ−型半導体領域２５を形成する。この
ｎ−型半導体領域２５は、ｎＭＯｓＱｎの形成領域にお
いて、主に、前記制御用ゲート電極１９Ｂをマスクとし
て、前記ｎ型ウェル領域３の主面部にｎ型不純物を導入
することにより形成する。

このｎ型不純物を導入する工程では、例えば、不純物濃
度が１０　”　［ａｔｏｍｓ／ｃｍ２］程度のリン（Ｐ
）を、３０［ＫｅＶ］程度の加速エネルギのイオン打込
み法で導入する。この後、第１３Ａ図及び第１３Ｂ図に
示すように、ｐＭＯ８Ｑｐの低濃度のソース領域及びド
レイン領域を構成するｐ−型半導体領域２６を形成する
。このｐ−型半導体領域２６は、ｐＭＯ３Ｑｐの形成領
域において、主に、前記ゲート電極１９Ｃをマスクとし
て、前記ｎ型ウェル領域２の主面部にｎ型不純物を導入
することにより形成する。

このｎ型不純物を導入する工程では、例えば、不純物濃
度が５　Ｘ　］、　Ｑ　１２［ａｔｏｍｓ／ｃｍ”コ程
度のボロン（ＢＦ、）を、５０［ＸａＶ］程度の加速エ
ネルギのイオン打込み法で導入する。

次に、熱酸化で、前記情報蓄積用ゲート電極１４、制御
用ゲート電極１９Ａ、ゲート電極１９Ｂ及び１９Ｃの周
囲に、絶縁膜３０を形成する。この絶縁膜３０は、例え
ば、２０　［ｎ！ｎ１程度の膜厚で形成する。

次に、前記ｐ−型半導体基板１の主面全面に、例えば酸
化珪素膜を３００乃至４．００　［ｎｍ］程度の膜厚で
堆積する。この後、堆積した膜厚に相当する分、この酸
化珪素膜を異方性エツチング例えば反応性゛イオンエツ
チングでエツチングし、サイドウオールスペーサ３２を
形成する。

次に、熱酸化またはＣＶＤ法で酸化珪素膜３３を形成す
る。この酸化珪素膜３３は、例えば、　１゜［ｎｍｌ程
度の膜厚で形成する。

次に、電界効果型トランジスタＱｍ及びｎＭ。

ＳＱｎの高濃度のソース領域とドレイン領域、並びにソ
ース、ｌＸ５Ｌの夫々を構成するゴ型半導体領域３５を
形成する。このｎ°型半導体領域３５は、メモリセル及
びｎＭＯｓＱｎの形成領域において、主に、前記酸化珪
素膜３０、制御用ゲート電極１９Ａ、ゲート電極１９Ｂ
及びサイドウオールスペーサ３２の夫々をマスクとして
、前記Ｐ型ウェル領域３の主面部にｎ型不純物を導入す
ることにより形成する。

このｎ型不純物を導入する工程では、例えば、不純物濃
度が５　Ｘ　１０”［ａｔｏｍｓ／ａｍ”］のヒ素（Ａ
ｓ）を、４０　［ＫｅＶ］程度の加速エネルギのイオン
打ち込み法で導入する。

前記ソース線ＳＬを形成する領域のｎ型ウェル領域３の
表面に形成されている段差は、垂直よりも緩和されてい
るので、イオン打ち込み法で前記ｎ゛型半導体領域３５
を形成しても、段差部に不純物が導入されない領域が形
成されることは低減される。従って、不純物が拡散しな
い領域が形成されてソース線ＳＬがこの段差部で断線し
たり、不純物濃度が低く抵抗値の高い領域が残りソース
線ＳＬの抵抗値が上昇したりすることを低減することが
できる。これにより、ＥＦＲＯＭを有する半導体集積回
路装置の製造方法において、電気的特性を向上すること
ができる。

次に、第１４Ａ図及び第１．４　Ｂ図に示すように、ｐ
　Ｍ　ＯＳ　Ｑ　ｐの高濃度のソース領域及びドレイン
領域を構成するｐ°型半導体領域３６を形成する。この
ｐ°型半導体領域３６は、ｐＭＯ３Ｑｐの形成領域にお
いて、主に、前記絶縁膜３０、ゲート電極１９Ｃ及びサ
イドウオールスペーサ３２をマスクとして、前記ｎ型ウ
ェル領域２の主面部に、ｎ型不純物を導入することによ
り形成する。このｎ型不純物を導入する工程では、例え
ば不純物濃度が２　×１０　”　’　［ａｔｏｍｓ／ｃ
ｍ”コ程度のボロン（ＢＦ２）を、　４０［ＫｅＶ］程
度の加速エネルギのイオン打ち込み法で導入する。

次に、前記ｐ−型半導体基板１の主面全面に、例えばＣ
ＶＤ法で、酸化珪素膜及びＢＰＳＧ膜を順次積層し、層
間＃ｆＡ縁膜３８を形成する。この眉間絶縁膜３８は１
例えば、４００乃至６００　［ｎｍ］程度の膜厚に形成
する。

次に、前記層間絶縁膜３８に、接続孔３９を形成する。

この後、熱処理を行なって、前記層間絶縁膜３８を構成
するＢＰＳＧ膜をリフローさせ、前記層間絶縁膜３８の
表面を平坦化する。この熱処理は、例えば、９００乃至
９５０　［”Ｃ］の温度で行なう。

次に、アルミニウム膜を例えばスパッタリング法で堆積
する。この後、このアルミニウム膜を、フォトリソグラ
フィ技術でパターンニングし、配線４１を形成する。

次に、前記ｐ−型半導体基板１の主面全面に、ファイナ
ルパッシベーション膜４５を、例えば１．２［μｍ］程
度の膜厚で形成する。このファイパッシベーション膜４
５は、例えば、ＰＳＧ膜の単層膜。

または、ＰＳＧ膜とプラズマＣＶＤ法で堆積した窒化珪
素膜とを順次積層した２層膜で形成する。

このファイナルパッシベーション膜４５を形成すること
により、前記第２図、第１Ａ図及び第１Ｂ図に示す本実
施例の半導体集積回路装置は完成する。

以上の説明から分かるように、本実施例の製造方法によ
れば、前記情報蓄積用ゲート電極１４のゲート幅方向の
端部に、第２のゲート絶縁膜１５で構成されるオーバー
ハング部は形成されない。前記オーバーハング部が形成
されないことにより、前記第３の導電膜１９、傾斜部１
３及び第１の導電膜９の夫々を同一のエツチングマスク
を用いて異方性エツチングでパターンニングしても、前
記情報蓄積用ゲート電極１４のゲート幅方向の端部に前
記第３の導電膜１９は残存しないので、制御用ゲート電
極１４間のショートを防止することができる９制御用ゲ
一ト電極１４間のショートが防止されることにより、等
方性エツチングを行なう必要はなくなるので、サイドエ
ツチング量によって情報蓄積用ゲート電極１４の加工寸
法精度が低下することはなくなり、加工寸法精度は向上
する。これにより、ＥＰＲＯＭを有する半導体集積回路
装置の製造方法において、メモリセルの電気的特性を向
上することができる。

また、前記傾斜部１３を形成する工程では、堆積した第
２の導電膜１３に対するエツチングストッパとしてフィ
ールド絶縁膜５を構成する酸化珪素膜を使用している。

堆積した第２の導電膜１３例えば多結晶珪素膜と酸化珪
素膜との間では、エツチングレートの差は充分大きいの
で、エツチングの終点制御は容易になり、前記第１の導
電膜９及び傾斜部１３で覆われていないフィールド離絶
縁膜５の表面のオーバーエツチングは低減される。これ
により、フィールド絶縁膜５の膜厚の減少は低減される
ので、フィールド絶縁膜５をマスクとするイオン打ち込
みを行なった場合に、このフィールド＃！Ａｍ膜５の膜
厚の薄くなった部分で漏れが発生することを低減し、不
純物を導入する領域以外の領域に不純物が導入されるこ
とを低減することができる。これにより、ＥＰＲＯＭを
有する半導体集積回路装置の製造方法において、電気的
特性を向上することができる。

また、前記ソース線３５（ＳＬ）を形成する領域のＰ型
ウェル領域３の表面には、前記傾斜部１３の表面形状に
対応した段差が形成される。前記傾斜部１３は、ｐ−型
半導体基板１側に裾広がり状、つまりサイドウオール状
である。従って、前記ソース線３５（ＳＬ）の形成領域
において、ｐ型ウェル領域３の表面に形成される段差の
形状は、垂直よりも緩和されているので、イオン打ち込
み法で不純物を導入しても、この段差部に不純物が導入
されない領域が形成されることは低減される。従って、
この段差部に不純物が拡散しない領域が形成されてソー
ス線３５（ＳＬ）が前記段差部で断線したり、不純物濃
度が低く抵抗値の高い領域が残りソース線３５（ＳＬ）
の抵抗値が上昇したりすることを低減することができる
。これにより、ＥＰＲＯＭを有する半導体集積回路装置
の製造方法において、電気的特性を向上することができ
る。

以上、本発明を実施例にもとづき具体的に説明した゛が
、本発明は、前記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲において種々変更可能であるこ
とは言うまでもない。

例えば、本実施例では、ＥＰＲＯＭを有する半導体集積
回路装置を示したが、本発明はＥＥＰＲＯＭを有する半
導体集積回路装置に適用することもできる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る ＥＦＲＯＭまたはＥＥＰＲＯＭを有する半導体集積回路
装置において、メモリセルの電気的特性を向上すること
ができる。

また、前記ＥＰＲＯＭまたはＥＥＰＲＯＭを有する半導
体集積回路装置において、高集積化を図ることができる
。

また、前記ＥＦＲＯＭまたはＥＥＰＲＯＭを有する半導
体集積回路装置の製造方法において、電気的特性を向上
することができる。

【図面の簡単な説明】

第１Ａ図及び第１Ｂ図は、本発明の実施例のＥＲＰＯＭ
を有する半導体集積回路装置のメモリセルアレイ部及び
周辺回路部を示す要部断面図、第２図は、前記半導体集
積回路装置のメモリセルアレイ部の要部平面図、 第３図乃至第６図は、前記第２図に示す領域を製造工程
毎に示す要部平面図、 第７Ａ図乃至第１４Ａ図及び第７Ｂ図乃至第１４Ｂ図は
、前記第１Ａ図及び第１Ｂ図に示す領域を製造工程毎に
示す要部断面図である。 図中、１・・Ｐ−型半導体基板、２・・Ｄ型ウェル領域
、３・・・Ｐ型ウェル領域、４・・・ｎ゛型チャネルス
トッパ領域、５・・・フィールド絶縁膜、７・・第１の
ゲート絶縁膜、９・・・第１の導電膜、１３・・・傾斜
部、１５・・・第２のゲート絶縁膜、１７・・・ゲート
ＩＩＩＡ縁膜、１９Ａ・・制御用ゲート電極、　１９Ｂ
　、１９Ｃ・・・ゲート電極、２０．２５・・・ｎ−型
半導体領域、２６・・・ｐ−型半導体領域、３０・・・
絶縁膜、３３・・・酸化珪素膜５３２・・・サイドウオ
ールスペーサ、３５・・・ｎ°型半導体領域、３６・・
・ｐ°型半導体領域、３８・・・層間絶縁膜、３９・・
・接続孔、４１・・・配線、４５・・ファイナルパッシ
ベーション膜である。 第２図

Claims (1)

1. 【特許請求の範囲】 １、情報蓄積用ゲート電極及び制御用ゲート電極を備え
   た電界効果型トランジスタでメモリセルを構成したＥＰ
   ＲＯＭ又はＥＥＰＲＯＭを有する半導体集積回路装置に
   おいて、前記情報蓄積用ゲート電極は、ゲート幅方向の
   端部に、裾広がり状の傾斜部を有することを特徴とする
   半導体集積回路装置。 ２、前記情報蓄積用ゲート電極は、略垂直形状の部分と
   、該略垂直形状部分に対して自己整合で形成され電気的
   に接続された導電膜からなる裾広がり状の傾斜部を有す
   ることを特徴とする前記請求項１に記載の半導体集積回
   路装置。 ３、ゲート電極を備えた電界効果型トランジスタを有す
   る半導体集積回路装置の製造方法において、半導体基板
   の素子形成面に第１のゲート絶縁膜を形成する工程と、
   該第１のゲート絶縁膜上に第１のゲート電極として使用
   される第１の導電膜を形成する工程と、該第１の導電膜
   を異方性エッチングでパターンニングし、前記第１のゲ
   ート電極のゲート幅方向を規定する工程と、第２の導電
   膜を堆積する工程と、該第２の導電膜をその堆積した膜
   厚に相当する分異方性エッチングでエッチングし、前記
   第１の導電膜の側壁に自己整合的に接続される傾斜部を
   形成する工程と、第２のゲート絶縁膜を形成する工程と
   、該第２のゲート絶縁膜上に第２のゲート電極として使
   用される第３の導電膜を形成する工程と、該第３の導電
   膜、前記第２の導電膜及び第１の導電膜の夫々を異方性
   エッチングでパターンニングする工程と、ソース領域及
   びドレイン領域を形成する工程とを備えたことを特徴と
   する半導体集積回路装置の製造方法。 ４、前記第１のゲート電極は情報蓄積用、前記第２のゲ
   ート電極は制御用として作用する電界効果型トランジス
   タでメモリセルを構成したＥＰＲＯＭ又はＥＥＰＲＯＭ
   であることを特徴とする前記請求項３に記載の半導体集
   積回路装置の製造方法。 ５、前記電界効果型トランジスタのソース領域に接続さ
   れるソース線を、前記半導体基板の素子形成面に形成し
   た半導体領域で構成し、同一のイオン打ち込み工程で、
   前記ソース領域及びソース線を構成する半導体領域の夫
   々を形成することを特徴とする前記請求項３又は請求項
   ４に記載の半導体集積回路装置の製造方法。