JPH0439947A - 半導体チップのマーキング方法 - Google Patents
半導体チップのマーキング方法Info
- Publication number
- JPH0439947A JPH0439947A JP14819390A JP14819390A JPH0439947A JP H0439947 A JPH0439947 A JP H0439947A JP 14819390 A JP14819390 A JP 14819390A JP 14819390 A JP14819390 A JP 14819390A JP H0439947 A JPH0439947 A JP H0439947A
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- Japan
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- metal layer
- marking
- semiconductor chip
- semiconductor
- metal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体チップ上に、不良マークや識別符号等
のマークを記載する半導体チップのマーキング方法に関
するものである。
のマークを記載する半導体チップのマーキング方法に関
するものである。
従来の半導体装置に用いる半導体チップは次のように製
造される。半導体ウェハ上にエピタキシ写真製造版等の
工程を経て、トランジスタ等の能動素子、ダイオード、
コンデンサ、コイル等の受動素子、これらの素子を結ぶ
配線、さらに外部端子と接続するための電極パッドを複
数個繰返し形成する。次に、半導体ウェハ上の前記電極
パッド上にプローハを接触させ、前記素子が設計値通り
作製されているかどうかを電気的に検査する。その際、
不合格素子については不良マークを付加する。その後、
スクライブ工程を経て、半導体ウェハを半導体チップに
分割する。前記不良マーク付チップを目視等の選別方法
により除去し半導体チップが完成する。
造される。半導体ウェハ上にエピタキシ写真製造版等の
工程を経て、トランジスタ等の能動素子、ダイオード、
コンデンサ、コイル等の受動素子、これらの素子を結ぶ
配線、さらに外部端子と接続するための電極パッドを複
数個繰返し形成する。次に、半導体ウェハ上の前記電極
パッド上にプローハを接触させ、前記素子が設計値通り
作製されているかどうかを電気的に検査する。その際、
不合格素子については不良マークを付加する。その後、
スクライブ工程を経て、半導体ウェハを半導体チップに
分割する。前記不良マーク付チップを目視等の選別方法
により除去し半導体チップが完成する。
従来、前記不良マークの付加方法として酸化鉄を含んだ
マーキングインク塗布又は、レーザ光線を用いたパター
ン焼損法が用いられている。
マーキングインク塗布又は、レーザ光線を用いたパター
ン焼損法が用いられている。
従来の半導体チップのマーキング方法は以上のように形
成されていたので、マーキングインク量の制御が難しく
、過多の場合マーキングインクが広がり、隣接する良品
半導体パターン上に付着したり、又インクの“たれ”に
より良品半導体パターン上に付着することがあり、スク
ライブ工程後の選別で誤判定し、保留りが低下する等の
問題点があった。又、レーザ光線を用いた方法では装置
が高価で、焼損時に溶融金属が飛散し、良品半導体パタ
ーン上に付着する等の問題点があった。
成されていたので、マーキングインク量の制御が難しく
、過多の場合マーキングインクが広がり、隣接する良品
半導体パターン上に付着したり、又インクの“たれ”に
より良品半導体パターン上に付着することがあり、スク
ライブ工程後の選別で誤判定し、保留りが低下する等の
問題点があった。又、レーザ光線を用いた方法では装置
が高価で、焼損時に溶融金属が飛散し、良品半導体パタ
ーン上に付着する等の問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、インク等の液状材料を用いず、又、レーザ等
の高価な装置を必要とせずに、正確に半導体チップに合
否マーク又は識別マークを記載することのできる半導体
チップのマーキング方法を得ることを目的とする。
たもので、インク等の液状材料を用いず、又、レーザ等
の高価な装置を必要とせずに、正確に半導体チップに合
否マーク又は識別マークを記載することのできる半導体
チップのマーキング方法を得ることを目的とする。
この発明に係る半導体チップのマーキング方法は、金属
間化合物が、金属間化合物を形成する単一あるいは合金
金属と異なった色を有することを利用したもので、半導
体チップ上に金属間化合物を形成する２種類以上の金属
、及びこれら金属層を隔離する金属層（バリア層）を多
層形成するようにしたものである。
間化合物が、金属間化合物を形成する単一あるいは合金
金属と異なった色を有することを利用したもので、半導
体チップ上に金属間化合物を形成する２種類以上の金属
、及びこれら金属層を隔離する金属層（バリア層）を多
層形成するようにしたものである。
この発明における半導体チ・ノブのマーキング方法は多
層金属層を外部より加圧し、バリア層を破壊し金属間化
合物を形成する金属層を直接接触させ、また、加熱等の
処理を行えば、圧力を加えた部分は金属間化合物を形成
して他箇所と異なった色に変色し、色調等からマークの
有無を識別することが可能となる。
層金属層を外部より加圧し、バリア層を破壊し金属間化
合物を形成する金属層を直接接触させ、また、加熱等の
処理を行えば、圧力を加えた部分は金属間化合物を形成
して他箇所と異なった色に変色し、色調等からマークの
有無を識別することが可能となる。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例である半導体チップの断面図、
第２図は（ａｌ〜（Ｃ１は第１図半導体チップの金属層
において、マーキングが可能となる原理を模式的に示し
た工程断面図である。図において、１〜３は金属薄膜層
、４は半導体チップ（ウェハ）を示す、金属層１と金属
層３は金属間化合物を形成する金属薄膜を金属層２は金
属層１と金属層３を分離するための金属層である０例え
ば金属層１はアルミニウム（Ａ１）、金属層３は（Ａｕ
） 。
図はこの発明の一実施例である半導体チップの断面図、
第２図は（ａｌ〜（Ｃ１は第１図半導体チップの金属層
において、マーキングが可能となる原理を模式的に示し
た工程断面図である。図において、１〜３は金属薄膜層
、４は半導体チップ（ウェハ）を示す、金属層１と金属
層３は金属間化合物を形成する金属薄膜を金属層２は金
属層１と金属層３を分離するための金属層である０例え
ば金属層１はアルミニウム（Ａ１）、金属層３は（Ａｕ
） 。
金属層２はモリブデン（ＭＯ）からなる。
次に第２図を用いてマーキングの工程について説明する
。初めに、Ｉ８１図において、５はマーキング用の治具
で、マーキングを必要とすると半導体チ・７プ（又は半
導体ウェハ部）が判定された場合、（ｂ１図で示すよう
に、治具５を金属層に接触加圧する。すると、治具５の
一部が金属層に食い込み金属層２が破壊され、金属層１
と金属層３が直接接触する。その後加熱処理を実施する
ことによりＦｅ２図に示すように金属１と金［３が合金
化し、図示６部に示すように金属間化合物が形成される
。
。初めに、Ｉ８１図において、５はマーキング用の治具
で、マーキングを必要とすると半導体チ・７プ（又は半
導体ウェハ部）が判定された場合、（ｂ１図で示すよう
に、治具５を金属層に接触加圧する。すると、治具５の
一部が金属層に食い込み金属層２が破壊され、金属層１
と金属層３が直接接触する。その後加熱処理を実施する
ことによりＦｅ２図に示すように金属１と金［３が合金
化し、図示６部に示すように金属間化合物が形成される
。
例えば上記のような金属層ではＡｕとＡＩが２００℃以
上で容易に反応し、ＡＩ！ＡＬＩ 、ＡｌＡｕ、 Ａｌ
ＡｌＩ２ 、ＡｌＡｕ、 、 ＡｌＡｕ３等の金属間化
合物が形成され、これらは紫色等、最外層のＡ１と異な
った色調となり、加圧の有無が容易に識別可能となる。
上で容易に反応し、ＡＩ！ＡＬＩ 、ＡｌＡｕ、 Ａｌ
ＡｌＩ２ 、ＡｌＡｕ、 、 ＡｌＡｕ３等の金属間化
合物が形成され、これらは紫色等、最外層のＡ１と異な
った色調となり、加圧の有無が容易に識別可能となる。
なお、上記実施例では多層金属層は３層の場合を示した
が、３層以上の金属層でもよく、又、マーキング用台ｒ
ＸＮを専用に形成しているが、外部電極と併用してもよ
い。
が、３層以上の金属層でもよく、又、マーキング用台ｒ
ＸＮを専用に形成しているが、外部電極と併用してもよ
い。
又、類偵従来例として大電流を流し、ＡｕとＡ１を反応
させ、表面の凹凸色調からマーキングする方法（出願中
、半導体装置、昭和６３年１１月２１日出願発明者、住
吉政夫、三菱電機株式会社）があるが、この従来例の場
合、反応に電流を用いているため大きな電源が必要で、
またプローハの焼損による磨耗等の不具合があるが、本
発明のものでは加圧及び加熱のみであり、安価にかつ再
現性よく、マーキングが可能となる。
させ、表面の凹凸色調からマーキングする方法（出願中
、半導体装置、昭和６３年１１月２１日出願発明者、住
吉政夫、三菱電機株式会社）があるが、この従来例の場
合、反応に電流を用いているため大きな電源が必要で、
またプローハの焼損による磨耗等の不具合があるが、本
発明のものでは加圧及び加熱のみであり、安価にかつ再
現性よく、マーキングが可能となる。
なお、上記実施例のマーキング方法は不良マークのみな
らず、半導体ウェハ上に形成された複数個の半導体パタ
ーンを、ｈＦＥ＋ｇｎ等の電気特性分類する際の分類マ
ーキングにも適用可能で、又、半導体ウェハ上の電極に
接触し電気特性を評価するプローハに治具５の機能を付
加してもよい。
らず、半導体ウェハ上に形成された複数個の半導体パタ
ーンを、ｈＦＥ＋ｇｎ等の電気特性分類する際の分類マ
ーキングにも適用可能で、又、半導体ウェハ上の電極に
接触し電気特性を評価するプローハに治具５の機能を付
加してもよい。
以上のようにこの発明によれば、インク等を用いていな
いためインクの広がり、たれ等の不具合がなく、又微小
部にも容易にマーキングすることが可能となり、装置も
レーザ法等に比べると安価に実現可能であるなどの効果
がある。
いためインクの広がり、たれ等の不具合がなく、又微小
部にも容易にマーキングすることが可能となり、装置も
レーザ法等に比べると安価に実現可能であるなどの効果
がある。
第１図はこの発明の一実施例である半導体チップの断面
図、第２図は第１図の多層金属層を用いたマーキング方
法を説明する工程断面図である。 図において、１，２． ３は多層金属層で、１゜３は金
属間化合物を形成する金属層を２はバリア層を示す。４
は半導体ウェハ、５はマーキング治具、６は合金層を示
す。 なお、図中、同一符号は同一、または相当部分を示す。 羊り１をトウエバ 第２図 代理人 大 岩 増 雄 ｌ。 ３゜ 手 続 補 正 書（自 発） 平成 ２年９月２９日 事件の表示 特願平 １４８１９３号 補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称 （６０１）三菱電機株式会社代表者志岐守哉 ５、補正の対象 明細書の発明の詳細な説明の欄。 補正の内容 （１）明細書第３頁第４行の 「保留りか低下する等の」を Ｅ歩留りか低下する等の」と訂正する。 ２）明細書第６頁第１２行の ’ｈＦＥ、ｇｎ等の電気特性分」を ７ｈｐｉ９ｇｍ等の電気特性分」と訂正する。 以 ４、代理 住所 人 東京都千代田区丸の内二丁目２番３号
図、第２図は第１図の多層金属層を用いたマーキング方
法を説明する工程断面図である。 図において、１，２． ３は多層金属層で、１゜３は金
属間化合物を形成する金属層を２はバリア層を示す。４
は半導体ウェハ、５はマーキング治具、６は合金層を示
す。 なお、図中、同一符号は同一、または相当部分を示す。 羊り１をトウエバ 第２図 代理人 大 岩 増 雄 ｌ。 ３゜ 手 続 補 正 書（自 発） 平成 ２年９月２９日 事件の表示 特願平 １４８１９３号 補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称 （６０１）三菱電機株式会社代表者志岐守哉 ５、補正の対象 明細書の発明の詳細な説明の欄。 補正の内容 （１）明細書第３頁第４行の 「保留りか低下する等の」を Ｅ歩留りか低下する等の」と訂正する。 ２）明細書第６頁第１２行の ’ｈＦＥ、ｇｎ等の電気特性分」を ７ｈｐｉ９ｇｍ等の電気特性分」と訂正する。 以 ４、代理 住所 人 東京都千代田区丸の内二丁目２番３号
Claims (1)
- 半導体ウェハ又は半導体チップ上に金属間化合物を形
成する第１及び第２金属層、前記金属層間に介在する別
の第３金属層を有する３層以上の積層金属層を形成し、
圧力等により前記第３金属層を破壊し第１及び第２金属
層を直接させ、金属間化合物を形成させることにより、
識別を可能としたことを特徴とする半導体チップのマー
キング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14819390A JPH0439947A (ja) | 1990-06-05 | 1990-06-05 | 半導体チップのマーキング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14819390A JPH0439947A (ja) | 1990-06-05 | 1990-06-05 | 半導体チップのマーキング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0439947A true JPH0439947A (ja) | 1992-02-10 |
Family
ID=15447337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14819390A Pending JPH0439947A (ja) | 1990-06-05 | 1990-06-05 | 半導体チップのマーキング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0439947A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0667642A1 (en) * | 1994-02-14 | 1995-08-16 | Ceridian Corporation | Method of marking gold-plated lids of electronic components |
| EP0716448A1 (fr) * | 1994-12-09 | 1996-06-12 | STMicroelectronics S.A. | Procédé de marquage de circuits intégrés avec un laser, et appareil de marquage s'y rapportant |
-
1990
- 1990-06-05 JP JP14819390A patent/JPH0439947A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0667642A1 (en) * | 1994-02-14 | 1995-08-16 | Ceridian Corporation | Method of marking gold-plated lids of electronic components |
| EP0716448A1 (fr) * | 1994-12-09 | 1996-06-12 | STMicroelectronics S.A. | Procédé de marquage de circuits intégrés avec un laser, et appareil de marquage s'y rapportant |
| FR2728104A1 (fr) * | 1994-12-09 | 1996-06-14 | Sgs Thomson Microelectronics | Procede de marquage de circuits integres avec un laser, et appareil de marquage s'y rapportant |
| US6559409B1 (en) | 1994-12-09 | 2003-05-06 | Sgs-Thomson Microelectronics S.A. | Method for marking integrated circuits with a laser |
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