JPH0440733B2 - - Google Patents
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- Publication number
- JPH0440733B2 JPH0440733B2 JP57172104A JP17210482A JPH0440733B2 JP H0440733 B2 JPH0440733 B2 JP H0440733B2 JP 57172104 A JP57172104 A JP 57172104A JP 17210482 A JP17210482 A JP 17210482A JP H0440733 B2 JPH0440733 B2 JP H0440733B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- microinstruction
- register
- control memory
- microinstructions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マイクロプログラム方式の制御装置
において、試験中に設計ミスが発見されたり、論
理変更が生じた場合に、LSIやプリント板を正式
に改造することなく、マイクロ命令中に設けたリ
ザーブ・ビツトの出力を一時的な布線により信号
線に接続し、これにより設計ミスや論理変更に対
処し、試験を先の段階に進められるようにした仮
処置方法に関するものである。
において、試験中に設計ミスが発見されたり、論
理変更が生じた場合に、LSIやプリント板を正式
に改造することなく、マイクロ命令中に設けたリ
ザーブ・ビツトの出力を一時的な布線により信号
線に接続し、これにより設計ミスや論理変更に対
処し、試験を先の段階に進められるようにした仮
処置方法に関するものである。
ハードウエアの試験中に、設計ミスが見つかつ
たり、論理変更などが生じた場合には、従来は
LSIチツプやプリント板などを改造していた。
LSIチツプやプリント板などの改造を正式に行う
と、期間が長くかゝり、その間は試験が中断して
しまう。
たり、論理変更などが生じた場合には、従来は
LSIチツプやプリント板などを改造していた。
LSIチツプやプリント板などの改造を正式に行う
と、期間が長くかゝり、その間は試験が中断して
しまう。
本発明は、上記の考案に基づくものであつて、
マイクロプログラム方式の制御装置において、
LSIチツプやプリント板を正式に改造することな
く、試験中に発見された設計ミスや論理変更に対
処できるようになつた仮処置方法を提供すること
を目的としている。
マイクロプログラム方式の制御装置において、
LSIチツプやプリント板を正式に改造することな
く、試験中に発見された設計ミスや論理変更に対
処できるようになつた仮処置方法を提供すること
を目的としている。
そしてそのため、本発明の仮処置方法は、
複数個のマイクロ命令を格納する制御メモリと、
マイクロ命令の処理過程のフエーズにそれぞれ
１対１に対応する複数個のレジスタを有し、これ
らレジスタが直列接続されているレジスタ列と、 マイクロ命令に応答して制御信号を出力するた
めのゲートとであつて、その出力信号線において
ワイヤード演算ができるゲートとを有し、 制御メモリから読み出されたマイクロ命令が初
段のレジスタにセツトされ、レジスタにセツトさ
れたマイクロ命令が順番に後段のレジスタに移さ
れるように構成されたマイクロプログラム方式の
制御装置における仮処置方法であつて、 制御メモリに格納されたマイクロ命令に１個ま
たは複数個のリザーブ・ビツトを設け、 或るマイクロ命令の処理過程の或るフエーズに
おいて、或るゲートの出力論理値を他の論理値に
変更したハウジングには、 当該マイクロ命令のリザーブ・ビツトを他の倫
理値に設定し、 当該フエーズに対応するレジスタの該リザー
ブ・ビツトに対応するビツト位置の出力を布線に
より当該ゲートの出力信号線に接続する ことを特徴とするものである。
１対１に対応する複数個のレジスタを有し、これ
らレジスタが直列接続されているレジスタ列と、 マイクロ命令に応答して制御信号を出力するた
めのゲートとであつて、その出力信号線において
ワイヤード演算ができるゲートとを有し、 制御メモリから読み出されたマイクロ命令が初
段のレジスタにセツトされ、レジスタにセツトさ
れたマイクロ命令が順番に後段のレジスタに移さ
れるように構成されたマイクロプログラム方式の
制御装置における仮処置方法であつて、 制御メモリに格納されたマイクロ命令に１個ま
たは複数個のリザーブ・ビツトを設け、 或るマイクロ命令の処理過程の或るフエーズに
おいて、或るゲートの出力論理値を他の論理値に
変更したハウジングには、 当該マイクロ命令のリザーブ・ビツトを他の倫
理値に設定し、 当該フエーズに対応するレジスタの該リザー
ブ・ビツトに対応するビツト位置の出力を布線に
より当該ゲートの出力信号線に接続する ことを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。
第１図は命令パイプラインの概要を示す図、第
２図はパイプライン処理を説明するための図、第
３図は本発明による仮処置の１例を示す図、第４
図は本発明による仮処置の他例を示す図である。
２図はパイプライン処理を説明するための図、第
３図は本発明による仮処置の１例を示す図、第４
図は本発明による仮処置の他例を示す図である。
第１図において、１は制御メモリ、２−Ａはフ
エーズＡタグ・レジスタ、２−ＢはフエーズＢタ
グ・レジスタ、２−ＣはフエーズＣタグ・レジス
タ、２−ＤはフエーズＤタグ・レジスタ、２−Ｅ
はフエーズＥタグ・レジスタをそれぞれ示してい
る。
エーズＡタグ・レジスタ、２−ＢはフエーズＢタ
グ・レジスタ、２−ＣはフエーズＣタグ・レジス
タ、２−ＤはフエーズＤタグ・レジスタ、２−Ｅ
はフエーズＥタグ・レジスタをそれぞれ示してい
る。
制御メモリ１は、命令制御ユニツトの中に存在
するものであり、この中には複数のマイクロ命令
が格納されている。制御メモリ１のアドレス入力
部に対して、機械語命令コードまたは制御メモ
リ・アドレス発生器（図示せず）からの次制御メ
モリ・アドレスなどが入力される。制御メモリ１
から読出されたマイクロ命令は、先ずフエーズＡ
タグ・レジスタ２−Ａに入力され、そのあと順番
にフエーズＢタグ・レジスタ２−Ｂ、フエーズＣ
タグ・レジスタ２−Ｃ、フエーズＤタグ・レジス
タ２−Ｄ、フエーズＥタグ・レジスタに移され
る。フエーズＡ，Ｂ，Ｃ，Ｄ，Ｅについては後述
する。
するものであり、この中には複数のマイクロ命令
が格納されている。制御メモリ１のアドレス入力
部に対して、機械語命令コードまたは制御メモ
リ・アドレス発生器（図示せず）からの次制御メ
モリ・アドレスなどが入力される。制御メモリ１
から読出されたマイクロ命令は、先ずフエーズＡ
タグ・レジスタ２−Ａに入力され、そのあと順番
にフエーズＢタグ・レジスタ２−Ｂ、フエーズＣ
タグ・レジスタ２−Ｃ、フエーズＤタグ・レジス
タ２−Ｄ、フエーズＥタグ・レジスタに移され
る。フエーズＡ，Ｂ，Ｃ，Ｄ，Ｅについては後述
する。
第２図はパイプライン処理を説明する図であ
る。第２図において、Ｄはデコード・サイクル、
Ｒはレジスタ読出サイクル、Ａはアドレス生成サ
イクル、Ｂ１はバツフア読出サイクル、Ｂ２はバ
ツフア＆レジスタ読出サイクル、Ｅ１は実行サイ
クル、Ｅ２も実行サイクル、CKは結果のチエツ
ク・サイクル、Ｗは書込サイクルをそれぞれ示し
ている。フエーズＡはＤサイクルとＲサイクルか
ら構成され、フエーズＢはＡサイクルとＢ１サイ
クルから構成され、フエーズＣはＢ２サイクルと
Ｅ１サイクルから構成され、フエーズＤはＥ２サ
イクルから構成され、フエーズＥはCKサイクル
から構成され、フエーズＦはＷサイクルから構成
されている。機械語命令の中には、１個のフロー
で実行できるものもあり、複数のフローで実行さ
れるものもある。
る。第２図において、Ｄはデコード・サイクル、
Ｒはレジスタ読出サイクル、Ａはアドレス生成サ
イクル、Ｂ１はバツフア読出サイクル、Ｂ２はバ
ツフア＆レジスタ読出サイクル、Ｅ１は実行サイ
クル、Ｅ２も実行サイクル、CKは結果のチエツ
ク・サイクル、Ｗは書込サイクルをそれぞれ示し
ている。フエーズＡはＤサイクルとＲサイクルか
ら構成され、フエーズＢはＡサイクルとＢ１サイ
クルから構成され、フエーズＣはＢ２サイクルと
Ｅ１サイクルから構成され、フエーズＤはＥ２サ
イクルから構成され、フエーズＥはCKサイクル
から構成され、フエーズＦはＷサイクルから構成
されている。機械語命令の中には、１個のフロー
で実行できるものもあり、複数のフローで実行さ
れるものもある。
第３図は本発明による仮処置の１例を示すもの
である。第３図において、２はタグ・レジスタ、
３はAND回路、４はワイヤードOR回路、ｌと
l′は信号線、RSV１とRSV２はリザーブ・ビツト
をそれぞれ示している。タグ・レジスタ２は、第
１図のタグ・レジスタ２−Ａ，２−Ｂ，…，２−
Ｅに相当する。本発明で使用されるマイクロ命令
はリザーブ・ビツトRSV１，RSV２を有してい
る。マイクロ命令のリザーブ・ビツトRSV１，
RSV２を除いた部分がデコーダ等によつてデコ
ードれ、各種コントロール信号が生成される。
である。第３図において、２はタグ・レジスタ、
３はAND回路、４はワイヤードOR回路、ｌと
l′は信号線、RSV１とRSV２はリザーブ・ビツト
をそれぞれ示している。タグ・レジスタ２は、第
１図のタグ・レジスタ２−Ａ，２−Ｂ，…，２−
Ｅに相当する。本発明で使用されるマイクロ命令
はリザーブ・ビツトRSV１，RSV２を有してい
る。マイクロ命令のリザーブ・ビツトRSV１，
RSV２を除いた部分がデコーダ等によつてデコ
ードれ、各種コントロール信号が生成される。
例えば
命令Ａ・FCNT3＋命令Ｂ・FCNT4のときに
信号線ｌ上の信号が「１」になるべきところ、設
計ミスによつて 命令Ａ・FCNT3 のときに信号線ｌ上の信号が「１」となつたとす
る。なお、FCNTはFunction Countの略である。
１個の機械語命令が複数のマイクロ命令によつて
実行されるとした場合、第０番目のマイクロ命令
が制御メモリから読出された時にはFCNTは０
であり、次のマイクロ命令が制御メモリから読出
された時にはFCNTは１になる。以下、同様で
ある。信号線ｌの信号が論理「１」になる条件を
命令Ａ・FCNT3から命令Ａ・FCNT3＋命令
Ｂ・FCNT4に変更したい場合には、命令Ｂの
FCNT4に対応するマイクロ命令の中のリザー
ブ・ビツトRSV1を論理「１」にしておく。そし
て、命令Ａ・FCNT3＋命令Ｂ・FCNT4がフエ
ーズＡで成立しなくてはならないものとすると、
フエーズＡタグ・レジスタ２−Ａの当該リザー
ブ・ビツトRSV１に対応するビツト位置の出力
端子とAND回路３の出力端子の間を信号線l′で
接続する。
信号線ｌ上の信号が「１」になるべきところ、設
計ミスによつて 命令Ａ・FCNT3 のときに信号線ｌ上の信号が「１」となつたとす
る。なお、FCNTはFunction Countの略である。
１個の機械語命令が複数のマイクロ命令によつて
実行されるとした場合、第０番目のマイクロ命令
が制御メモリから読出された時にはFCNTは０
であり、次のマイクロ命令が制御メモリから読出
された時にはFCNTは１になる。以下、同様で
ある。信号線ｌの信号が論理「１」になる条件を
命令Ａ・FCNT3から命令Ａ・FCNT3＋命令
Ｂ・FCNT4に変更したい場合には、命令Ｂの
FCNT4に対応するマイクロ命令の中のリザー
ブ・ビツトRSV1を論理「１」にしておく。そし
て、命令Ａ・FCNT3＋命令Ｂ・FCNT4がフエ
ーズＡで成立しなくてはならないものとすると、
フエーズＡタグ・レジスタ２−Ａの当該リザー
ブ・ビツトRSV１に対応するビツト位置の出力
端子とAND回路３の出力端子の間を信号線l′で
接続する。
第４図は仮処置の他例を示すものである。第３
図と同一符号は同一物を示している。この例は、
命令Ｄ・FCNT5＋Ｄ・FCNT6のときに信号線
ｌ上の信号が論理「１」となるという論理を、命
令Ｄ・FCNT7のとき信号線ｌ上の信号が論理
「１」になるという論理に変更するものである。
この場合には、命令ＣのFCNT5に対応するマイ
クロ命令のリザーブ・ビツトRSV２を論理「１」
にする。そして上記条件がフエーズＡで成立すべ
きであるとすると、フエーズＡタグ・レジスタ２
−Ａのリザーブ・ビツトRSV２に対応するビツ
ト位置の出力端子とAND回路３−１の上側入力
の間を信号線l′で接続する。
図と同一符号は同一物を示している。この例は、
命令Ｄ・FCNT5＋Ｄ・FCNT6のときに信号線
ｌ上の信号が論理「１」となるという論理を、命
令Ｄ・FCNT7のとき信号線ｌ上の信号が論理
「１」になるという論理に変更するものである。
この場合には、命令ＣのFCNT5に対応するマイ
クロ命令のリザーブ・ビツトRSV２を論理「１」
にする。そして上記条件がフエーズＡで成立すべ
きであるとすると、フエーズＡタグ・レジスタ２
−Ａのリザーブ・ビツトRSV２に対応するビツ
ト位置の出力端子とAND回路３−１の上側入力
の間を信号線l′で接続する。
以上の説明から明らかなように、本発明によれ
ば、マイクロ命令中に予め１個又は複数個のリザ
ーブ・ビツトを設けておき、このビツト出力を布
線によりハードウエア上の端子ピンに接続し、或
る条件を禁止したり、条件を追加したりして任意
の条件を作ることが出来るようにしたもので、設
計ミスや設計変更などがあつても正式改造を待つ
ことなく試験を先に進めることが出来る。
ば、マイクロ命令中に予め１個又は複数個のリザ
ーブ・ビツトを設けておき、このビツト出力を布
線によりハードウエア上の端子ピンに接続し、或
る条件を禁止したり、条件を追加したりして任意
の条件を作ることが出来るようにしたもので、設
計ミスや設計変更などがあつても正式改造を待つ
ことなく試験を先に進めることが出来る。
第１図は命令パイプラインの概要を示す図、第
２図はパイプライン処理を説明するための図、第
３図は本発明による仮処置の１例を示す図、第４
図は本発明による仮処置の他例を示す図である。 １……制御メモリ、２−Ａ……フエーズＡタ
グ・レジスタ、２−Ｂ……フエーズＢタグ・レジ
ス、２−Ｃ……フエーズＣタグ・レジスタ、２−
Ｄ……フエーズＤタグ・レジスタ、２−Ｅ……フ
エーズＥタグ・レジスタ、２……タグ・レジス
タ、３……AND回路、４……ワイヤードOR回
路、ｌとl′……信号線、RSV１とRSV２……リザ
ーブ・ビツト。
２図はパイプライン処理を説明するための図、第
３図は本発明による仮処置の１例を示す図、第４
図は本発明による仮処置の他例を示す図である。 １……制御メモリ、２−Ａ……フエーズＡタ
グ・レジスタ、２−Ｂ……フエーズＢタグ・レジ
ス、２−Ｃ……フエーズＣタグ・レジスタ、２−
Ｄ……フエーズＤタグ・レジスタ、２−Ｅ……フ
エーズＥタグ・レジスタ、２……タグ・レジス
タ、３……AND回路、４……ワイヤードOR回
路、ｌとl′……信号線、RSV１とRSV２……リザ
ーブ・ビツト。
Claims (1)
- 【特許請求の範囲】 １ 複数個のマイクロ命令を格納する制御メモリ
と、 マイクロ命令の処理過程のフエーズにそれぞれ
１対１に対応する複数個のレジスタを有し、これ
らレジスタが直列接続されているレジスタ列と、 マイクロ命令に応答して制御信号を出力するた
めのゲートであつて、その出力信号線においてワ
イヤード演算ができるゲートとを有し、 制御メモリから読み出されたマイクロ命令が初
段のレジスタにセツトされ、レジスタにセツトさ
れたマイクロ命令が順番に後段のレジスタに移さ
れるように構成されたマイクロプログラム方式の
制御装置における仮処置方法であつて、 制御メモリに格納されたマイクロ命令に１個ま
たは複数個のリザーブ・ビツトを設け、 或るマイクロ命令の処理過程の或るフエーズに
おいて、或るゲートの出力論理値を他の論理値に
変更したい場合には、 当該マイクロ命令のリザーブ・ビツトを他の論
理値に設定し、 当該フエーズに対応するレジスタの該リザー
ブ・ビツトに対応するビツト位置の出力を布線に
より当該ゲートの出力信号線に接続する ことを特徴とする仮処置方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172104A JPS5971549A (ja) | 1982-09-30 | 1982-09-30 | マイクロプログラムによる仮処置方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172104A JPS5971549A (ja) | 1982-09-30 | 1982-09-30 | マイクロプログラムによる仮処置方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5971549A JPS5971549A (ja) | 1984-04-23 |
| JPH0440733B2 true JPH0440733B2 (ja) | 1992-07-06 |
Family
ID=15935616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57172104A Granted JPS5971549A (ja) | 1982-09-30 | 1982-09-30 | マイクロプログラムによる仮処置方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5971549A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5029731B2 (ja) | 2010-07-08 | 2012-09-19 | 富士電機機器制御株式会社 | 電磁接触器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5736347A (en) * | 1980-08-13 | 1982-02-27 | Nec Corp | Data processing equipment |
-
1982
- 1982-09-30 JP JP57172104A patent/JPS5971549A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5971549A (ja) | 1984-04-23 |
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