JPS6045827B2 - 試験パタ−ン発生器 - Google Patents
試験パタ−ン発生器Info
- Publication number
- JPS6045827B2 JPS6045827B2 JP53059381A JP5938178A JPS6045827B2 JP S6045827 B2 JPS6045827 B2 JP S6045827B2 JP 53059381 A JP53059381 A JP 53059381A JP 5938178 A JP5938178 A JP 5938178A JP S6045827 B2 JPS6045827 B2 JP S6045827B2
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- JP
- Japan
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- pattern
- inversion
- address
- data
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導導体メモリ回路もしくは半導体装置内
のメモリ回路部分を検査し、その結果の解析を効率良く
行うことを可能にした試験パターン発生器に関するもの
である。
のメモリ回路部分を検査し、その結果の解析を効率良く
行うことを可能にした試験パターン発生器に関するもの
である。
第１図ａ−−ｅは、被試験メモリのアドレス回路、デ
コーダ回路等の動作不良やメモリセルマト リクス内の
各メモリセル間の干渉による影響等を試験するために用
いられるメモリセルマトリクス、の任意の領域の書込み
データパターンを意図的に反転させるような試験パター
ンを被試験メモリに書込んだ例を示す。
コーダ回路等の動作不良やメモリセルマト リクス内の
各メモリセル間の干渉による影響等を試験するために用
いられるメモリセルマトリクス、の任意の領域の書込み
データパターンを意図的に反転させるような試験パター
ンを被試験メモリに書込んだ例を示す。
図中斜線部は他に対して書込みデータが反転しているこ
とを示している。従来はこのような任意領域のデータ反
転行うための試フ験パターンを第２図の様なプログラム
制御部１とアドレスパターン発生部２とデータパターン
発生部３とを有する構成のマイクロプログラム方式を用
いたパターン発生器によつて発生していた。このような
従来の試験パターン発生器においては発生させるアドレ
スパターンと、その時発生させるデータパターン（例え
ば書込みパターン）との両者は、本質的に独立したパタ
ーン発生部によつて発生されるために、それらの関連を
持たせることが困難であつた。従つて第１図に示すよう
な任意領域のデータパターンの反転を行うためには、デ
ータパターン発生部の持つ演算機能（例えば＋１，−１
，反転，＋Ｎ，−Ｎ等）と試験パターンシーケンスを記
述したマイクロプログラムのプログラム制御部１を制御
する命令セットとの組合せにより実現していたために、
マイクロプログラムのステップ数が増大し、しかも複雑
になるばかりでなく、データパターン発生部３の演算機
能とプログラム制御部１を制御する命令セットとの組合
せによつて発生させるために、その組合せ限界によつて
データを反転する領域に制約を与えるという欠点があつ
た。本発明は、前述の如き従来構成のマイクロプログラ
ム方式を用いたパターン発生器ではマイクロプログラム
が複雑で、かつ制約があつた任意領域のデータパターン
反転を、簡単な構成で実行し得−るようにすることを目
的としたもので、以下実施例について詳細に説明する。
とを示している。従来はこのような任意領域のデータ反
転行うための試フ験パターンを第２図の様なプログラム
制御部１とアドレスパターン発生部２とデータパターン
発生部３とを有する構成のマイクロプログラム方式を用
いたパターン発生器によつて発生していた。このような
従来の試験パターン発生器においては発生させるアドレ
スパターンと、その時発生させるデータパターン（例え
ば書込みパターン）との両者は、本質的に独立したパタ
ーン発生部によつて発生されるために、それらの関連を
持たせることが困難であつた。従つて第１図に示すよう
な任意領域のデータパターンの反転を行うためには、デ
ータパターン発生部の持つ演算機能（例えば＋１，−１
，反転，＋Ｎ，−Ｎ等）と試験パターンシーケンスを記
述したマイクロプログラムのプログラム制御部１を制御
する命令セットとの組合せにより実現していたために、
マイクロプログラムのステップ数が増大し、しかも複雑
になるばかりでなく、データパターン発生部３の演算機
能とプログラム制御部１を制御する命令セットとの組合
せによつて発生させるために、その組合せ限界によつて
データを反転する領域に制約を与えるという欠点があつ
た。本発明は、前述の如き従来構成のマイクロプログラ
ム方式を用いたパターン発生器ではマイクロプログラム
が複雑で、かつ制約があつた任意領域のデータパターン
反転を、簡単な構成で実行し得−るようにすることを目
的としたもので、以下実施例について詳細に説明する。
本発明は、従来被試験メモリ回路に印加されるアドレス
パターンとその時のデータパターン（例えば書込みデー
タパターン）とがそれぞれ独立に．発生されていたもの
を、アドレスパターン発生部とデータパターン発生部と
の間に関係を持たせることによつて、任意領域のデータ
パターン反転を容易に実現できるようにしたものであり
、第３図は本発明の一実施例のブロック線図を示すもの
で：ある。
パターンとその時のデータパターン（例えば書込みデー
タパターン）とがそれぞれ独立に．発生されていたもの
を、アドレスパターン発生部とデータパターン発生部と
の間に関係を持たせることによつて、任意領域のデータ
パターン反転を容易に実現できるようにしたものであり
、第３図は本発明の一実施例のブロック線図を示すもの
で：ある。
第３図に示す実施例は、発生すべき試験パターンを記述
したマイクロプログラムを格納し、実行時にそのマイク
ロプログラムを解読し、パターン発生部に対して命令を
送出するとともに、バターイン発生部からの状態情報を
受けてマイクロプログラムの進行を制御するプログラム
制御部１と、このプログラム制御部１からの命令を受け
それに対応する演算動作を行うことによりデータパター
ンを発生するデータパターン発生部３と、同じくプログ
ラム制御部１からの命令を受けそれに対応する演算動作
を行うことによりアドレスパターンを発生するアドレス
パターン発生部２と、データ反転領域の境界値を格納す
る境界値レジスタ５と、アドレスパターン発生部２から
発生されたアドレスパターンと境界値レジスタ５の内容
とを選択信号によつて選択した一つの論理状態に従つて
比較論理をとる比較論理回路４と、データパターン発）
生部３から発生されたデータパターンを比較論理回路４
の出力状態によつて反転あるいは非反転動作を行なう反
転回路６によつて構成されている。
したマイクロプログラムを格納し、実行時にそのマイク
ロプログラムを解読し、パターン発生部に対して命令を
送出するとともに、バターイン発生部からの状態情報を
受けてマイクロプログラムの進行を制御するプログラム
制御部１と、このプログラム制御部１からの命令を受け
それに対応する演算動作を行うことによりデータパター
ンを発生するデータパターン発生部３と、同じくプログ
ラム制御部１からの命令を受けそれに対応する演算動作
を行うことによりアドレスパターンを発生するアドレス
パターン発生部２と、データ反転領域の境界値を格納す
る境界値レジスタ５と、アドレスパターン発生部２から
発生されたアドレスパターンと境界値レジスタ５の内容
とを選択信号によつて選択した一つの論理状態に従つて
比較論理をとる比較論理回路４と、データパターン発）
生部３から発生されたデータパターンを比較論理回路４
の出力状態によつて反転あるいは非反転動作を行なう反
転回路６によつて構成されている。
第４図は本発明の動作を説明するために、メモリセル
マトリクスサイズが８×８の大きさの被試・験メモリ回
路１０を例にそのメモリセルの４幡地以降６旙地までデ
ータ反転を行つたもので、以下この図と先の第３図を用
いて動作を説明する。なお太線で示す領域１１はデータ
反転領域を示す。 試験を実行する前にあらかじめプロ
グラム制御部１に発生すべき試験パターンを記述したマ
イクロプログラムと、被測定メモリのデータ反転を行な
う領域のの境界値、例えば第４図の場合には４０という
値を境界値レジスタ５に格納しておく。 試験はプログ
ラム制御部１で解読したマイクロプログラムのデータパ
ターン発生部用マイクロ命令を受けて、そのマイクロ命
令に対応した演算動作を行うことによつて発生するデー
タパターンを、同様にマイクロプログラムのアドレスパ
ターン発生部用のマイクロ命令を受けてそのマイクロ命
令に対応した演算動作を行うことによつて発生するアド
レスパターンを受け、あらかじめ設定した境界値レジス
タ５の内容と選択信号によつて複数個のうち選ばれた一
つの比較論理（例えば第３図中の記号でＡ＝Ｂ，Ａ＞Ｂ
，Ａ＜Ｂ，Ａ半Ｂ，Ａ≧Ｂ，Ａ≦Ｂ等）を行うことによ
つて得られた反転情報ｃにより、反転回路６で反転させ
る。すなわち、比較論理回路４は、これらの比較論理を
行なうコンパレータ、排他的論理和回路等が並列に設け
られ、更にマルチプレクサが具えられる。【 これら
入力として共通に与えられたアドレスパターンに対し上
記各種の論理演算を行なう。その論理演算された各出力
信号は前記マルチプレクサに与えられ、選択信号により
定められた１つの出力が選択されて反転情報Ｃとして出
力される。第４図の例では、、データパターン発生部３
は被試験メモリ回路１０に対して“０゛を書込む動作を
させ、境界値レジスタ５には先に述べたように４０とい
う値を格納しておき、また比較論理回路４への選択信号
は、Ａ≧Ｂを“゜真゛とするような比較論理を選択する
信号を印加するものである。なお比較論理回路４は比較
論理結果が゜゜真゛と判定した時反転情報を反転回路６
に出力する動作を行う。従つて４幡地以降６幡地までの
領域１１では、データパターン発生部３からデータパタ
ーンが反転されて書込まれることになる。第５図は本発
明の他の実施例のブロック線図で、これはアドレスパタ
ーン発生部がＸアドレスおよびＹアドレスの二種のアド
レスパターンを並列に発生させることが可能なもので、
さらにこの実施例では第１図のＢ，ｄ，ｅの様なアドレ
ス回路，デコーダ回路等の動作不良やメモリセルマトリ
クス内の各メモリセル間の干渉による影響等を調べるに
都合の良い部分領域反転を行う試験パターンの発生が可
能な様に、比較論理回路内に、アドレスをＸ１〜Ｘ４，
Ｙｌ〜Ｙ４とすると、のような論理動作を行う構成を設
け、それに伴い境界値レジスタＸ１〜Ｘ４，Ｙｌ〜Ｙ４
を格納する境界値レジスタの数もＸ，Ｙそれぞれ４個ず
つ即ち５ｘ１〜５ｘ４，５ｙ１〜５ｙ４を設けたもので
ある。
マトリクスサイズが８×８の大きさの被試・験メモリ回
路１０を例にそのメモリセルの４幡地以降６旙地までデ
ータ反転を行つたもので、以下この図と先の第３図を用
いて動作を説明する。なお太線で示す領域１１はデータ
反転領域を示す。 試験を実行する前にあらかじめプロ
グラム制御部１に発生すべき試験パターンを記述したマ
イクロプログラムと、被測定メモリのデータ反転を行な
う領域のの境界値、例えば第４図の場合には４０という
値を境界値レジスタ５に格納しておく。 試験はプログ
ラム制御部１で解読したマイクロプログラムのデータパ
ターン発生部用マイクロ命令を受けて、そのマイクロ命
令に対応した演算動作を行うことによつて発生するデー
タパターンを、同様にマイクロプログラムのアドレスパ
ターン発生部用のマイクロ命令を受けてそのマイクロ命
令に対応した演算動作を行うことによつて発生するアド
レスパターンを受け、あらかじめ設定した境界値レジス
タ５の内容と選択信号によつて複数個のうち選ばれた一
つの比較論理（例えば第３図中の記号でＡ＝Ｂ，Ａ＞Ｂ
，Ａ＜Ｂ，Ａ半Ｂ，Ａ≧Ｂ，Ａ≦Ｂ等）を行うことによ
つて得られた反転情報ｃにより、反転回路６で反転させ
る。すなわち、比較論理回路４は、これらの比較論理を
行なうコンパレータ、排他的論理和回路等が並列に設け
られ、更にマルチプレクサが具えられる。【 これら
入力として共通に与えられたアドレスパターンに対し上
記各種の論理演算を行なう。その論理演算された各出力
信号は前記マルチプレクサに与えられ、選択信号により
定められた１つの出力が選択されて反転情報Ｃとして出
力される。第４図の例では、、データパターン発生部３
は被試験メモリ回路１０に対して“０゛を書込む動作を
させ、境界値レジスタ５には先に述べたように４０とい
う値を格納しておき、また比較論理回路４への選択信号
は、Ａ≧Ｂを“゜真゛とするような比較論理を選択する
信号を印加するものである。なお比較論理回路４は比較
論理結果が゜゜真゛と判定した時反転情報を反転回路６
に出力する動作を行う。従つて４幡地以降６幡地までの
領域１１では、データパターン発生部３からデータパタ
ーンが反転されて書込まれることになる。第５図は本発
明の他の実施例のブロック線図で、これはアドレスパタ
ーン発生部がＸアドレスおよびＹアドレスの二種のアド
レスパターンを並列に発生させることが可能なもので、
さらにこの実施例では第１図のＢ，ｄ，ｅの様なアドレ
ス回路，デコーダ回路等の動作不良やメモリセルマトリ
クス内の各メモリセル間の干渉による影響等を調べるに
都合の良い部分領域反転を行う試験パターンの発生が可
能な様に、比較論理回路内に、アドレスをＸ１〜Ｘ４，
Ｙｌ〜Ｙ４とすると、のような論理動作を行う構成を設
け、それに伴い境界値レジスタＸ１〜Ｘ４，Ｙｌ〜Ｙ４
を格納する境界値レジスタの数もＸ，Ｙそれぞれ４個ず
つ即ち５ｘ１〜５ｘ４，５ｙ１〜５ｙ４を設けたもので
ある。
なお第３図と同一符号は同一部分を示すものである。又
境界値レジスタの個数は、前述の実施例に限定されるこ
となく、更に多数設けることも可能である。以上説明し
たように、本発明は、アドレスパターン発生部２とデー
タパターン発生部３との間に、アドレスパターン発生部
２からのアドレスパターンと、境界値レジスタ５，５ｘ
１〜５ｘ４，５ｙ１〜５ｙ４に予め境界値を格納してそ
の内容とを比較する比較論理回路４を設け、この比較論
理回路４の出力に応じて、データパターン発生部３から
のデータパターンを反転回路６により反転、非反転を行
うものであり、アドレスパターンとデータパターンとの
関連付けが行われることにより、極めて少ないプログラ
ムステップ数で任意の領域のデータパターンの反転を行
うことができるものである。
境界値レジスタの個数は、前述の実施例に限定されるこ
となく、更に多数設けることも可能である。以上説明し
たように、本発明は、アドレスパターン発生部２とデー
タパターン発生部３との間に、アドレスパターン発生部
２からのアドレスパターンと、境界値レジスタ５，５ｘ
１〜５ｘ４，５ｙ１〜５ｙ４に予め境界値を格納してそ
の内容とを比較する比較論理回路４を設け、この比較論
理回路４の出力に応じて、データパターン発生部３から
のデータパターンを反転回路６により反転、非反転を行
うものであり、アドレスパターンとデータパターンとの
関連付けが行われることにより、極めて少ないプログラ
ムステップ数で任意の領域のデータパターンの反転を行
うことができるものである。
第１図ａ−ｅは被試験メモリに対するデータ反Ｊ転領域
の説明図、第２図は従来の試験パターン発生部のブロッ
ク線図、第３図は本発明の一実施例のブロック線図、第
４図は動作説明図、第５図は本発明の他の実施例のブロ
ック線図である。 １はプログラム制御部、２はアドレスパターン；発生部
、３はデータパターン発生部、４は比較論理回路、５，
５ｘ１〜５ｘ４．５ｙ１〜５ｙ４は境界値レジスタ、６
は反転回路である。
の説明図、第２図は従来の試験パターン発生部のブロッ
ク線図、第３図は本発明の一実施例のブロック線図、第
４図は動作説明図、第５図は本発明の他の実施例のブロ
ック線図である。 １はプログラム制御部、２はアドレスパターン；発生部
、３はデータパターン発生部、４は比較論理回路、５，
５ｘ１〜５ｘ４．５ｙ１〜５ｙ４は境界値レジスタ、６
は反転回路である。
Claims (1)
- １ 発生すべき試験パターンを記述したマイクロプログ
ラムを格納し、実行時に該マイクロプログラムを解読し
、パターン発生部に対して命令を送出するとともにパタ
ーン発生部からの状態情報を受けてマイクロプログラム
の進行を制御するプログラム制御部と、該プログラム制
御部からの命令を受けそれに対応する演算動作を行うこ
とによりデータパターンを発生するデータパターン発生
部と前記プログラム制御部からの命令を受けてそれに対
応する演算動作を行い、１種または数種のアドレスパタ
ーンを発生するアドレスパターン発生部と、該アドレス
パターン発生部からの１種または数種のアドレスパター
ンのそれぞれに対応してデータ反転領域の境界値を格納
する１つまたは複数個の境界値レジスタと、前記アドレ
スパターン発生部から発生されたアドレスパターンと前
記境界値レジスタの内容とを選択信号によつてあらかじ
め用意した論理回路の１つを選ぶこにより、比較論理を
とって反転情報を出力する比較論理回路と、該比較論理
回路出力の反転情報を受けその内容によつて前記データ
パターン発生部から発生されたデータパターンの反転お
よび非反転動作を行う反転回路とを備え、任意領域のデ
ータ反転を行うことを特徴とする試験パターン発生器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53059381A JPS6045827B2 (ja) | 1978-05-18 | 1978-05-18 | 試験パタ−ン発生器 |
| US06/026,246 US4293950A (en) | 1978-04-03 | 1979-04-02 | Test pattern generating apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53059381A JPS6045827B2 (ja) | 1978-05-18 | 1978-05-18 | 試験パタ−ン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54150085A JPS54150085A (en) | 1979-11-24 |
| JPS6045827B2 true JPS6045827B2 (ja) | 1985-10-12 |
Family
ID=13111638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53059381A Expired JPS6045827B2 (ja) | 1978-04-03 | 1978-05-18 | 試験パタ−ン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045827B2 (ja) |
-
1978
- 1978-05-18 JP JP53059381A patent/JPS6045827B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54150085A (en) | 1979-11-24 |
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