JPS6124829B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はMOS−FETを用いた半導体装置、特
に半導体メモリの性能改善に係わる。

最近、第１図Ａに示すような、MOS−FET、
Ｑおよび情報電荷を記憶する容量Csからなるメ
モリ回路が注目を集めている。同図で１２はそれ
ぞれデータ線、ワード線である。

このようなメモリ回路では、Csとデータ線に
寄生容量として生じるＣ_Dの容量比で動作の安定
度が支配され、Cs／Ｃ_Dが大なるほど望ましい。

第１図Ｂ，Ｃはｎチヤンネル形シリコンゲート
MOS−FETを用いた従来技術によるメモリ回路
を説明するもので、それぞれ平面図および断面構
造を示しており、同図Ｂの太線枠２０がメモリ回
路１ビツトの領域を示している。

３はＰ形不純物のシリコン基板である。４は、
素子間分離用のパターン（フイールドパターン）
であり、その外側は１μｍ程度の厚いシリコン酸
化膜５でおおわれている。６はMOS−FETのゲ
ート絶縁膜となる1000Å程度の薄いシリコン酸化
膜であり、２ａ〜２ｃ，２ｘ〜２ｙはゲート電極
となる多結晶シリコンである。７はMOS−FET
のドレイン、ソース電極となるN⁺拡散層であ
る。１は配線導体となるAl層であり、ここでは
データ線として用いている。８は、１と多結晶シ
リコンおよび拡散層の層間絶縁膜となるリンガラ
ス（PSG）であり、９は相互の接続を行なうため
の、層間連絡孔である。

このような構造において、メモリ回路の記憶容
量Csa〜Cscは第１図Ｂに斜線で示したように、
２ｘ〜２ｙと４が重なつた部分に形成される。す
なわち、２ｘ，２ｙの電極には電源電圧Ｖ_pが印
加されるが、Ｖ_pの値はMOS−FETのしきい電圧
Ｖ_Tよりも、高く設定してあるため２ｘ，２ｙの
直下には反転層１０を生じ、２ｘ，２ｙおよび１
０を電極、６を誘電体とする容量をCsa〜Cscの
容量として用いるわけである。

さて、上述のような従来技術においては次のよ
うな問題点を有している。

Ｃ_sa〜Ｃ_sbの容量値は、第１図Ｂから明らかな
ように、薄い酸化膜６と厚い酸化膜５の領域を分
けるパターン４と、多結晶シリコンのパターンで
ある２ｘ，２ｙの重なり面積で決定される。

これらのパターン形成は通常の写真蝕刻法（フ
オトエツチング）によつてなされるが、パターン
４と、パターン２ｘ，２ｙは互いに異なる工程で
形成されるため相互のマスク位置合せ誤差を生じ
る。たとえば、第１図Ｂにおいて、多結晶シリコ
ンのパターン２ａ〜２ｃ，２ｘ，２ｙがパターン
４に対して、右方向にズレたとすると、Ｃ_scの容
量値は大きくなるが、Ｃ_sbの容量値は小さくな
り、所定の安定な動作が得られなくなる。したが
つてメモリ回路パターンの設計においてはこのズ
レを考慮して、Ｃ_Sの容量を大きく設計しておく
必要があり、メモリ回路自体の占有面積が必要以
上に大きくなる欠点を生じる。

またさらに、パターン４を最近拡く用いられて
いる部分酸化法（LOCOS）によつて形成する場
合には、第１図Ｂに示したメモリ回路間の間隙１
１が拡まり、結果としてメモリ回路の占有面積を
大きく設計せざるを得ないという、前述と同様の
問題を生じる。

本発明の目的は、メモリ回路の記憶容量のＣ_s
の面積すなわち容量値を、１回の写真蝕刻工程で
自己整合的に定まるようにし、占有面積の小さい
メモリ回路を提供することである。

以下本発明の詳細を実施例によつて説明する。

第２図は、本発明になる実施例の平面図を示す
ものである。同図から分るようにパターン的には
４がデータ線１に沿つた方向ではメモリ回路毎に
分離されていないこと、記憶容量の一方の電極と
なる多結晶シリコンが、２ｘ〜２ｚのように各メ
モリ回路毎に分離されていることが従来技術の場
合と異なる。

第３図Ｃは本実施例の断面構造を示しており、
多結晶シリコン２ｙ，２ｚの間隙のシリコン基板
表面にチヤネル・ストツパとして基板と同タイプ
の10¹⁶〜10¹⁷cm^-3程度のＰ形不純物層を形成して
ある。

このような構造においては、２ｙと２ｚの間隙
部では、１をゲート金属、８をゲート絶縁膜とす
る寄生MOS−FETが形成されるが、、ゲート直下
の基板濃度が10¹⁶〜10¹⁷cm^-3と高く、また８の膜
は5000〜10000Åと充分厚いので寄生MOS−FET
のしきい電圧は１に印加される電圧に比べ充分高
くなり、この部分に電流通路を生じることなく、
容量Ｃ_sbとＣ_scは完全に分離される。本実施例に
よれば、記憶容量Ｃ_sの値はパターン４で決まる
一組の対辺と、パターン２ｘ，２ｙ，２ｚで決ま
るもう一組の対応で囲まれる長方形の面積で決ま
るため、マスクの位置合せ誤差によつて値が変化
することはない。

以下、第３図にしたがつて本実施例の製造方法
について述べよう。

不純物濃度10¹⁴〜10¹⁶cm^-3程度のＰ形シリコン
基板の主表面に、部分酸化法あるいは通常のシリ
コン酸化膜を形成した後の写真蝕刻法によつてパ
ターン４を形成する。次いでゲート絶縁膜となる
500〜1000Å程度のシリコン酸化膜６を形成し、
その表面に多結晶シリコン２を形成する。写真蝕
刻法により、多結晶シリコン２に２ａ〜２ｃ，２
ｘ，２ｚのパターンを形成する。フオトレジスト
膜１２を形成し、２ｙ，２ｚの間隙部にフオトレ
ジスト膜の窓を形成する。

この窓を通してシリコン基板３と同タイプの不
純物たとえばボロン１３をイオン注入法により注
入し、等価的表面濃度10¹⁶〜10¹⁷cm^-3のチヤネ
ル・ストツパとしてのＰ形不純物層１４を形成す
る。（第３図Ａ） 次いでフオトレジスト１２を除去後、再びフオ
トレジスト１５を形成し、２ｙ，２ｚの間隙部を
おおい、その他の部分のシリコン酸化膜６を除去
し、通常の拡散法によつて、基板３と異なるタイ
プの不純物たとえば、リン、ひ素などの拡散を行
ない、高濃度N⁺層７を形成する。このとき２
ｙ，２ｚの間隙部ではシリコン酸化膜６がマスク
として作用し拡散されない。（第３図Ｂ） その後は通常のシリコンゲート型MOS−FET
プロセスと同様に、5000〜10000Å程度のリンガ
ラス８を形成し、層間連絡孔９を形成した後、
Al層１を形成する。（第３図Ｃ） ゲート電極２ｙと２ｚの間の絶縁は不純物層１
４に反転層が形成されないようにすることにより
行なわれる。一般に、反転層形成のためのしきい
値は不純物層１４の不純物濃度および不純物層１
４上の絶縁膜の厚さ（今の例ではシリコン酸化膜
６とゲート酸化膜８の厚さの和）が大きい程、大
となる。したがつてAl層１に印加される電圧の
最大値よりもこのしきい値が大きくなるように、
不純物層１４の濃度および絶縁膜８の厚さを定め
ることにより、行方向に隣接する容量間の絶縁が
可能となる。

上記製造方法においては、１４と７の形成工程
を入れ替える事、また７の拡散をイオン注入法に
よつて形成する事は容易に可能である。

またさらに、１４の形成工程において１２をマ
スクとしてイオン注入法を用いたが、特に１２を
用いず、多結晶シリコン２ａ〜２ｂ，２ｙ，２ｚ
をマスクとしたイオン注入法によつて１４を形成
することも可能である。このときN⁺拡散層７と
１４が重なる部分において、接合容量値が増大す
るが、７の拡散深さを１４のそれに比べ大きく設
定しておけば、この問題は解決できる。

第４図は本発明の他の実施例を説明する図であ
る。第３図に示した実施例とは、チヤネル・スト
ツパとしてのＰ形不純物層１４をMOS−FETの
しきい電圧制御用のイオン注入（チヤネル・ドー
プ）と同時に形成する点が異なり、パターン的に
は第２図に示したものと同一である。

まず、第３図と同様にしてパターン４を形成し
たのち、ゲート絶縁膜としてのシリコン酸化膜６
の形成前あるいは形成後にＰ形シリコン基板３と
同タイプの不純物たとえばボロンのイオン注入に
よつて、チヤネルドープ、およびチヤネルストツ
パとして、の等価的表面濃度10¹⁵〜10¹⁶程度のＰ
形不純物層１４を形成する。（第４図Ａ）その後
は、第３図と同様に、第４図Ｂを経て第４図Ｃに
至る。本実施例では、ゲート電極３ｂ，３ｃの間
に形成される不純物層１４に反転層が形成されな
いように、ここの不純物濃度および絶縁膜８の厚
さを定めるのは第１の実施例と同じである。な
お、本実施例では、ゲート電極３ｂ，３ｃの下に
同じ不純物層が形成されるが、ここにはシリコン
酸化膜６の厚さが薄いので、反転層が形成される
ため、容量として使用する上で問題はない。

以上述べたとおり、本発明によれば、列方向に
はゲート電極形成前に形成された厚い酸化膜によ
るアイソレーシヨンを用い、さらに、列方向に連
なつた電極を用いることにより、厚い酸化膜形成
用のマスク又はゲート電極形成用のマスクが列方
向にずれても容量の変動はない。さらに、また、
行方向には、ゲート電極形成後に形成された絶縁
膜および不純物層を用いて、アイソレーシヨンす
るため、ゲート電極形成用のマスクの位置が行方
向にずれても、容量の変動がなくなる。

以上述べたように本発明によれば、従来技術で
問題となつた、マスク位置合せ誤差によつてメモ
リ回路の記憶容量Ｃ_Sの値が変化することはなく
常に必要十分の条件でＣ_Sの設計をしておけばよ
い。また部分酸化法のプロセスを用いたとしても
Ｃ_Sの容量面積の減少の割合が従来技術に比べ少
なくなる。

これらの効果によつて、メモリ回路１ビツト当
りの占有面積を従来技術に比べ約２〜３割小さく
することが可能となる。

なお本発明の適用範囲はここで述べた実施例に
限定されるものでなく、本発明の思想を逸脱しな
い範囲で種々適用可能なことは言うまでもない。
たとえば、実施例ではｎチヤネル形MOS−FET
を例にしたが、Ｐチヤネル形MOS−FETにも勿
論適用可能であり、またゲート電極は多結晶シリ
コン、タングステン、モリブデンあるいはこれら
と積層したものでもかまわない。

【図面の簡単な説明】

第１図は従来技術を説明する図、第２図〜第４
図は実施例を説明する図である。 １……データ線（Al）、２……ワード線（多結
晶シリコン）、３……シリコン基板、４……フイ
ールドパターン、５……厚いシリコン酸化膜、６
……薄いシリコン酸化膜、７……N⁺拡散層、８
……リンガラス（PSG）、９……層間連絡孔、１
０……反転層、１１……間隙長、１２，１５……
フオトレジスト膜、１３，１６……イオン注入
源、１４……Ｐ形不純物層、Ｑ……MOS−
FET、Ｃ_S……記憶容量、Ｃ_D……データ線容
量。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基体上に二次元行列状に配列された複
   数の容量からなり、各容量は、該半導体基体表面
   上に形成された薄い酸化膜と、該酸化膜上に形成
   された電極と、該電極下の半導体基板表面に形成
   された反転層とからなり、該電極と反転層を各容
   量の二つの電極として利用するように構成されて
   いる半導体装置の製造方法において、 列方向に隣接する二つの容量の形成領域間の基
   板表面に厚い酸化膜を形成し、その形成後、各容
   量の形成領域の基板表面に薄い酸化膜を形成し、 列方向に隣接する容量のそれぞれの形成領域の
   薄い酸化膜上およびこれらの間の厚い酸化膜上に
   延在して電極形成用の導電膜を各列ごとに分離し
   て形成し、その後、行方向に隣接する二つの容量
   形成領域間の基板表面に基板の不純物と同じ導電
   性を有しそれより濃度の大きな不純物層を形成
   し、その後、該不純物層上方に、該不純物層に反
   転層が形成されないようにするのに必要な厚さの
   絶縁膜を形成することを特徴とする半導体装置の
   製造方法。