JPH0974176A

JPH0974176A - 半導体装置

Info

Publication number: JPH0974176A
Application number: JP8163096A
Authority: JP
Inventors: Masahiro Shimizu; 雅裕清水
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-06-28
Filing date: 1996-06-24
Publication date: 1997-03-18

Abstract

(57)【要約】【課題】導電層から半導体基板への接合リーク電流を
抑制し、ゲート電極直下近傍の電界を緩和する半導体装
置を提供する。【解決手段】柱状導電層１５５ａとコンタクト部２０
０にて電気的に接続されるｎ⁺およびｎ⁺⁺不純物拡散層
１９１、１９０を備える。各不純物拡散層の半導体基板
１５０表面における長さＬ４、Ｌ５、Ｌ６は各々ほぼ等
しく、柱状導電層１５５ａとゲート電極１５４とは、そ
の間隔Ｌ７が半導体基板１５０表面からゲート電極１５
４の上面までの距離Ｌ２程度にまで接近している。これ
により、接合リーク電流が抑制され、ゲート電極直下近
傍の電界が緩和される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関す
るものであり、特に、ダイナミック・ランダム・アクセ
ス・メモリ（以下ＤＲＡＭと記す）の動作が安定する半
導体装置に関するものである。

【０００２】

【従来の技術】近年、半導体装置は、コンピュータなど
の情報機器のめざましい普及によって、その需要が急速
に拡大している。さらに、機能的には大規模な記憶容量
を有し、かつ高速動作が可能なものが要求されている。
これに伴って、半導体装置の高集積化、高速応答性およ
び高信頼性に関する技術開発が進められている。

【０００３】半導体記憶装置の中で、記憶情報のランダ
ムな入出力が可能なものとして、ＤＲＡＭがある。一般
に、ＤＲＡＭは多数の記憶情報を蓄積する記憶領域であ
るメモリセルアレイと、外部との入出力に必要な周辺回
路とから構成されている。

【０００４】図３４は、一般的なＤＲＡＭの構成を示す
ブロック図である。図３４を参照して、ＤＲＡＭ５０
は、記憶情報のデータ信号を蓄積するためのメモリセル
アレイ５１と、単位記憶回路を構成するメモリセルを選
択するためのアドレス信号を外部から受けるためのロウ
アンドカラムアドレスバッファ５２と、そのアドレス信
号を解読することによってメモリセルを指定するための
ロウデコーダ５３およびカラムデコーダ５４と、指定さ
れたメモリセルに蓄積された信号を増幅して読出すセン
スリフレッシュアンプ５５と、データ入出力のためのデ
ータインバッファ５６およびデータアウトバッファ５７
と、クロック信号を発生するクロックジェネレータ５８
とを含む。半導体チップ上で大きな面積を占めるメモリ
セルアレイ５１は、単位記憶情報を蓄積するためのメモ
リセルが、マトリックス状に複数個配列されて形成され
ている。

【０００５】図３５はメモリセルアレイにおけるメモリ
セルの４ビット分の等価回路を示す。図３５において、
メモリセルは、ビット線１４、ＭＯＳ（Metal-Oxide-Se
miconductor ）トランジスタ、このＭＯＳトランジスタ
１５に一方の電極が接続されたキャパシタ１６、ワード
線１７を含む。情報は電荷としてキャパシタ１６に蓄積
される。図に示した１つのメモリセルは、１個のＭＯＳ
トランジスタ１５と、これに接続された１個のキャパシ
タ１６とから構成される、いわゆる１トランジスタ１キ
ャパシタ型のメモリセルである。このタイプのメモリセ
ルはその構造が簡単なため、メモリセルアレイの集積度
を向上させることが容易であり、大容量を必要とするＤ
ＲＡＭに幅広く用いられている。

【０００６】さらなる大容量化に対応するために、メモ
リセルを構成するキャパシタなどの構造を変化させるこ
とにより、メモリセルアレイの集積度の向上を行なって
いるが、ＤＲＡＭのメモリセルはそのキャパシタの構造
によって、いくつかのタイプに分けることができる。そ
の１つに、スタックタイプのメモリセルがある。

【０００７】図３６は、従来のスタックタイプのメモリ
セルの構造を示す平面図である。図３７は、図３６にお
けるＡ−Ａにおける断面図である。図３６および図３７
を参照して、メモリセルは、半導体基板１５０のｐ型領
域１５１と、ゲート絶縁膜１５２と、フィールド絶縁膜
１５３と、ワード線の一部から構成されるゲート電極１
５４と、ポリシリコンで形成されたストレージノード１
５５と、キャパシタ絶縁膜１５６と、ポリシリコンで形
成されたセルプレート１５７と、層間絶縁膜１６２と、
１対のｎ型ソース／ドレイン領域１５８ａ、１５８ｂと
を有する。１つのメモリセルは層間絶縁膜によって隔て
られた１つのＭＯＳトランジスタと１つのキャパシタと
から構成される。ＭＯＳトランジスタは１対のｎ型ソー
ス／ドレイン領域１５８とゲート電極１５４とを備えて
いる。キャパシタ１８０は、キャパシタ絶縁膜１５６を
介在させてストレージノード１５５とセルプレート１５
７とから形成されている。キャパシタ１８０のストレー
ジノード１５５は、層間絶縁膜１６２に形成された柱状
導電層１５５ａを介して、ＭＯＳトランジスタのｎ型ソ
ース／ドレイン領域１５８ａの表面にコンタクト部２０
０にて接続されている。

【０００８】次に、上記のような構造を持つスタックタ
イプのメモリセルを形成するための製造方法の一例につ
いて説明する。まず図３８を参照して、ｐ型領域１５１
を有する半導体基板１５０上の、ｐ型不純物領域１６６
およびフィールド絶縁膜１５３によって素子分離された
領域に、ゲート絶縁膜１５２と所定の幅を持つゲート電
極１５４を形成する。その後、イオン注入法などにより
１対のｎ型ソース／ドレイン領域１５８ａ、１５８ｂを
形成し、ＭＯＳトランジスタを形成する。次に、図３９
を参照して、このＭＯＳトランジスタを覆うように半導
体基板１５０上に層間絶縁膜１６０を形成する。ｎ型ソ
ース／ドレイン領域１５８ｂの表面の一部を含むコンタ
クト部２０１が露出するように、層間絶縁膜１６０にビ
ット線のコンタクトホール１６１を開口する。次に、図
４０を参照して、コンタクト部２０１にて、ｎ型ソース
／ドレイン領域１５８ｂの表面の一部に接続されるビッ
ト線１５９を形成する。次に、図４１を参照して、この
ビット線１５９を覆うように層間絶縁膜１６２を形成す
る。ｎ型ソース／ドレイン領域１５８ａの表面の一部を
含むコンタクト部２００が露出するように、層間絶縁膜
１６２にストレージノードのコンタクトホール１６３を
形成する。次に、図４２を参照して、ストレージノード
のコンタクトホール１６３に、コンタクト部２００にて
ｎ型ソース／ドレイン領域１５８ａと電気的に接続され
る柱状導電層１５５ａを形成する。この柱状導電層１５
５ａと電気的に接続されるストレージノード１５５を形
成する。次に、図４３を参照して、ストレージノード１
５５上にキャパシタ絶縁膜１５６を介在させて、セルプ
レート１５７を形成する。このセルプレート１５７上
に、層間絶縁膜１６４および金属配線１６５などを形成
する。以上のようにして、従来のスタックタイプのメモ
リセルを形成することができる。

【０００９】ところで、以上の製造過程において、所定
のパターンが半導体基板上に正確に写真製版されず、あ
る頻度で半導体基板面内でパターンのずれが発生するこ
とがある。これは、いわゆるアライメントのずれと呼ば
れ、近年のデバイスの微細化に伴い顕在化してきてい
る。

【００１０】従来のスタックタイプのメモリセルを形成
する製造過程において、特に、ストレージノードのコン
タクトのアライメントずれが発生すると、図４４に示す
ように、フィールド絶縁膜１５３の一部が削られること
がある。このような場合、キャパシタのストレージノー
ド１５５に接続された柱状導電層１５５ａの一部が図４
４に示すＡ点において、ｎ型ソース／ドレイン領域１５
８ａを介在せずに、直接にｐ型領域１５１と接すること
になる。

【００１１】ｎ型ソース／ドレイン領域１５８ａとｐ型
領域１５１との接合近傍では、ｎ型領域のキャリアであ
る電子と、ｐ型領域のキャリアである正孔とが再結合す
ることによってキャリア密度の低い空乏層が形成されて
おり、これにより両者が電気的に分離されている。とこ
ろが、Ａ点においては、この空乏層が形成されておら
ず、柱状導電層１５５ａが半導体基板のｐ型領域１５１
と電気的に接続される。このため、ストレージノード１
５５に蓄積された電荷が柱状導電層１５５ａを経由し
て、ｐ型領域１５１に流れる、いわゆる接合リーク電流
が増加し、保持されているデータが消失する恐れがあ
る。

【００１２】また、フィールド絶縁膜１５３の下部には
素子の分離能力を高めるために、半導体基板に含まれる
ｐ型の不純物濃度より高い不純物濃度を有するｐ型不純
物領域１６６が形成されており、柱状導電層１５５ａが
このｐ型不純物領域１６６と接近すると電界が強くな
り、接合リーク電流がさらに増加する傾向にある。

【００１３】ところで、始めにも述べたように、メモリ
の大容量化に伴い半導体装置の高密度化、高集積化が求
められている。その一環で、たとえば、図３７におい
て、柱状導電層１５５ａとゲート電極１５４との距離や
ビット線１５９とゲート電極１５４との距離が縮まりつ
つある。

【００１４】このような場合、ゲート電極１５４下近傍
の電界が大きくなることにより、ＭＯＳトランジスタが
ショートチャネル効果を起こすことがある。このため、
半導体装置が所定の動作を果たさなくなることがあっ
た。

【００１５】

【発明が解決しようとする課題】以上説明したように、
従来のスタックタイプのメモリセル構造においては、デ
バイスの微細化に伴うアライメントのずれが顕在化して
きており、特に、ストレージノードのコンタクトがアラ
イメントのずれを起こした場合、ストレージノードに蓄
えられていた電荷が半導体基板へ流れる接合リーク電流
が増加し、保持されていたデータが消える問題があっ
た。

【００１６】また、半導体装置の高密度化等に伴い、た
とえば、キャパシタが接続された導電層とゲート電極と
の距離が縮まることによって、ゲート電極下近傍の電界
が大きくなり、ＭＯＳトランジスタのショートチャネル
効果が発生することがあった。このため、半導体装置が
所定の動作を行なわなくなる問題があった。

【００１７】本発明は、キャパシタから半導体基板への
接合リーク電流を抑制し、さらには、ゲート電極下近傍
の電界を緩和して、記憶保持特性に優れ、安定した動作
を行なう信頼性の高い半導体装置を提供することを目的
とする。

【００１８】

【課題を解決するための手段】上記目的を達成するため
の本発明の第１の局面による半導体装置は、第１導電型
領域と、第２導電型の１対の第１不純物領域と、ゲート
電極と、第２絶縁膜と、コンタクトホールと、導電層
と、第２導電型の第２不純物領域とを備える。第１導電
型領域は、半導体基板の主表面に形成されている。第２
導電型の１対の第１不純物領域は、第１導電型領域に、
所定の幅を隔てて形成されている。ゲート電極は、１対
の第１不純物領域によって挟まれた第１導電型領域上
に、第１絶縁膜を介在させて形成されている。第２絶縁
膜は、ゲート電極を覆うように主表面上に形成されてい
る。コンタクトホールは、１対の第１不純物領域のう
ち、少なくとも一方の領域の表面の一部を含むコンタク
ト部を露出するように、第２絶縁膜に形成されている。
導電層は、コンタクト部において一方の領域と電気的に
接続されている。第２導電型の第２不純物領域は、主表
面の一方の領域に、コンタクト部を含むように形成され
ている。第２不純物領域は、第１不純物領域よりも高い
第２導電型の不純物濃度を有するとともに、一方の領域
よりも深く形成されている。第２不純物領域からゲート
電極の第２不純物領域側の側面直下までの主表面上にお
ける距離が、主表面からゲート電極の上面までの距離よ
りも長くなっている。

【００１９】この構成によれば、導電層と電気的に接続
されるコンタクト部を含み、上記位置関係を有するよう
に第２不純物領域を備えることにより、半導体基板の第
１導電型領域とこの第２不純物領域との境界近傍に空乏
層が形成される。この空乏層によって、導電層と第１導
電型領域とが電気的に分離される。このため、導電層か
らコンタクト部を経由して第１導電型領域へ電流がリー
クするを防止することができる。したがって、動作特性
の安定した半導体装置を得ることができる。

【００２０】好ましくは、一方の領域に形成され、主表
面において、第２不純物領域を取囲む第２導電型の第３
不純物領域をさらに備えてもよい。この第３不純物領域
は、第１不純物領域よりも高く、第２不純物領域よりも
低い第２導電型の不純物濃度を有している。主表面上に
おいて、コンタクト部からゲート電極へ向かって、第２
不純物領域、第３不純物領域、一方の領域が位置してい
る。

【００２１】そのような場合には、コンタクト部からゲ
ート電極側面直下近傍へ向かって第２導電型の不純物濃
度が徐々に減少する。このため、空乏層の電界が緩和さ
れ、導電層から第１導電型領域へのリーク電流がさらに
抑制される。また、ゲート電極直下近傍の電界も緩和さ
れ、ゲート電極と１対の第１不純物領域とを有するＭＯ
Ｓトランジスタのショートチャネル効果を抑制すること
ができる。したがって、より動作特性に優れ、信頼性の
高い半導体装置を得ることができる。

【００２２】また好ましくは、第３不純物領域からゲー
ト電極の第３不純物領域側の側面直下までの主表面上に
おける距離が、第２不純物領域から側面直下までの主表
面上における距離の略半分であってもよい。

【００２３】そのような場合には、主表面における第３
不純物領域と第１不純物領域との境界が、第２不純物領
域とゲート電極側面直下との間のほぼ中間に位置する。
このため、コンタクト部からゲート電極側面直下近傍へ
向かって、電界がほぼ均一に緩和され、リーク電流とＭ
ＯＳトランジスタのショートチャネル効果をさらに効果
的に抑制することができる。したがって、動作特性に優
れ信頼性の高い半導体装置を得ることができる。

【００２４】本発明の第２の局面による半導体装置は、
第１導電型領域と、第２導電型の１対の第１不純物領域
と、ゲート電極と、第２絶縁膜と、コンタクトホール
と、導電層と、第２導電型の第２不純物領域と、第２導
電型の第３不純物領域とを備える。第１導電型領域は、
半導体基板の主表面に形成されている。第２導電型の１
対の第１不純物領域は、第１導電型領域に、所定の幅を
隔てて形成されている。ゲート電極は、１対の第１不純
物領域によって挟まれた第１導電型領域上に、第１絶縁
膜を介在させて形成されている。第２絶縁膜は、ゲート
電極を含む主表面上に形成されている。コンタクトホー
ルは、１対の第１不純物領域のうち、少なくとも一方の
領域の表面の一部を含むコンタクト部を露出するように
第２絶縁膜に形成されている。導電層は、コンタクト部
において一方の領域と電気的に接続されている。第２導
電型の第２不純物領域は、一方の領域に、コンタクト部
を含むように形成されている。第２導電型の第３不純物
領域は、一方の領域に、コンタクト部を含むように形成
され、主表面において、第２不純物領域を取囲んでい
る。第２不純物領域は、第１不純物領域よりも高い第２
導電型の不純物濃度を有し、一方の領域よりも深く形成
されている。第３不純物領域は、第１不純物領域よりも
高く、第２不純物領域よりも低い第２導電型の不純物濃
度を有する。コンタクト部からゲート電極のコンタクト
部側の側面直下までの主表面上における距離が、主表面
からゲート電極の上面までの距離より長い。主表面上に
おいて、コンタクト部からゲート電極へ向かって、第２
不純物領域、第３不純物領域、一方の領域が位置してい
る。

【００２５】この構成によれば、半導体装置の高密度化
により導電層とゲート電極とが、その間隔が、主表面か
らゲート電極の上面までの距離程度にまで接近しても、
導電層が接続されているコンタクト部からゲート電極側
面直下近傍へ向かって、第２導電型の不純物濃度が徐々
に減少する。このため、特にゲート電極側面直下近傍の
電界が緩和され、ＭＯＳトランジスタのショートチャネ
ル効果を抑制することができる。また、第１導電型領域
と第２または第３不純物領域との境界近傍に形成される
空乏層の電界も緩和され、導電層から第１導電型領域へ
のリーク電流を抑制することができる。したがって、高
密度化が要求される半導体装置において、動作特性に優
れ信頼性の高い半導体装置を得ることができる。

【００２６】好ましくは、主表面上において、コンタク
ト部からゲート電極へ向かって、コンタクト部から第３
不純物領域までの距離と、第２不純物領域から一方の領
域までの距離と、第３不純物領域からゲート電極の側面
直下までの距離とがそれぞれ略等しくてもよい。

【００２７】そのような場合、主表面において、第２不
純物領域と第３不純物領域との境界、第３不純物領域と
一方の領域との境界が、コンタクト部からゲート電極側
面直下までの距離をほぼ３等分する位置に位置する。こ
のため、コンタクト部からゲート電極側面直下近傍へ向
かって、電界がほぼ均一に緩和され、特に、ＭＯＳトラ
ンジスタのショートチャネル効果を効果的に抑制するこ
とができる。したがって、より動作特性に優れ信頼性の
高い半導体装置を得ることができる。

【００２８】さらに好ましくは、導電層に電気的に接続
されるキャパシタをさらに備えてもよい。キャパシタ
は、ストレージノードと、このストレージノード上にキ
ャパシタ絶縁膜を介在させて形成されたセルプレートと
を有している。

【００２９】そのような場合、キャパシタに蓄積された
電荷が半導体基板の第１導電型領域へリークするのを抑
制することができる。このため、記憶保持特性に優れた
信頼性の高い半導体装置を得ることができる。

【００３０】

【発明の実施の形態】

（実施の形態１）実施の形態１に係る半導体装置を、図
を用いて説明する。

【００３１】図１を参照して、半導体装置は、半導体基
板１５０の主表面のｐ型領域１５１上に、ゲート絶縁膜
１５２を介在させて形成したゲート電極１５４と、この
ゲート電極１５４の両面壁直下の近傍から各々外側へ向
かって形成されたｎ型の１対のソース／ドレイン領域１
５８ａ、１５８ｂとを有するＭＯＳトランジスタを備え
ている。ＭＯＳトランジスタは、フィールド絶縁膜１５
３およびｐ型不純物領域１６６によって、他のＭＯＳト
ランジスタと電気的に分離されている。ソース／ドレイ
ン領域１５８ａには、コンタクト部２００において、柱
状導電層１５５ａを介して、電気的に接続されるキャパ
シタ１８０を備えている。キャパシタ１８０は、ストレ
ージノード１５５、キャパシタ絶縁膜１５６、セルプレ
ート１５７を有している。また、コンタクト部２００を
含むように、本発明の第１の局面による第２不純物領域
としてのｎ⁺不純物拡散層１７０を備えている。ソース
／ドレイン領域１５８ｂには、コンタクト部２０１にお
いて、ビット線１５９が電気的に接続されている。セル
プレート１５７上には、層間絶縁膜１６４を介在させて
金属配線１６５を備えている。

【００３２】特に、ｎ⁺不純物拡散層１７０は、コンタ
クトホール１６３から不純物を導入することによって形
成され、ソース／ドレイン領域１５８ａよりも深く形成
されており、そのソース／ドレイン領域１５８ａのｎ型
不純物濃度（たとえば１０¹⁶〜１０¹⁹ａｔｏｍｓ／ｃｍ
³）よりも高いｎ型不純物濃度（たとえば、１０¹⁷〜１
０²⁰ａｔｏｍｓ／ｃｍ³）を有している。しかも、図２
に示すように、ｎ⁺不純物拡散層１７０からゲート電極
１５４の側面直下までの半導体基板１５０上における距
離Ｌ１が、半導体基板１５０表面からゲート電極１５４
の上面までの距離Ｌ２よりも長い。

【００３３】この構造によれば、特に、柱状導電層１５
５ａが形成されるコンタクトホール１６３がアライメン
トのずれを起こして形成された場合、図３に示すよう
に、ｎ ⁺不純物拡散層１７０が形成される。このため、
ｎ⁺不純物拡散層１７０とｐ型領域１５１との境界近傍
に空乏層が形成され、両者が電気的に絶縁される。した
がって、ストレージノード１５５に蓄積された電荷がｐ
型領域１５１へ流れる接合リーク電流を防ぐことができ
る。

【００３４】（実施の形態２）次に、実施の形態２に係
る半導体装置を図を用いて説明する。

【００３５】図４を参照して、半導体装置は、本発明の
第１の局面による第２不純物領域としてのｎ⁺⁺不純物拡
散層１９０と、第３不純物領域としてのｎ⁺不純物拡散
層１９１とを備えている。ｎ⁺⁺不純物拡散層１９０から
ゲート電極１５４の側面直下までの半導体基板１５０上
における距離は、半導体基板１５０表面からゲート電極
１５４の上面までの距離よりも長い。なお、これ以外の
構造については実施の形態１で説明した構造と同様なの
で詳しい説明は省略する。

【００３６】ｎ⁺⁺不純物拡散層１９０は、ｎ⁺不純物拡
散層１９１の不純物濃度より高い濃度（たとえば、１０
¹⁸〜１０²¹ａｔｏｍｓ／ｃｍ³）を有する。また、ｎ⁺⁺
不純物拡散層１９０はｎ⁺不純物拡散層１９１よりも深
く形成されている。また、コンタクト部２００からゲー
ト電極１５４へ向かって、半導体基板１５０表面に、ｎ
⁺⁺不純物拡散層１９０、ｎ⁺不純物拡散層１９１、ソー
ス／ドレイン領域１５８ａが順に位置している。

【００３７】この構造によれば、ストレージノードが接
続されたコンタクト部２００近傍からゲート電極１５４
側面直下近傍へ向かって、ｎ型の不純物濃度が濃度勾配
を有することにより、ゲート電極１５４側面直下近傍の
電界が緩和される。したがって、実施の形態１で説明す
る接合リーク電流の抑制効果に加えて、ＭＯＳトランジ
スタのショートチャネル効果を抑制することができる。

【００３８】ところで、図５に示すように、ｎ⁺不純物
拡散層１９１からゲート電極１５４の側面直下までの半
導体基板１５０上における距離Ｌ３が、ｎ⁺⁺不純物拡散
層１９０からゲート電極１５４の側面直下までの距離Ｌ
１の約半分であってもよい。

【００３９】その場合には、ｎ型の不純物濃度がｎ⁺⁺不
純物拡散層１９０からゲート電極１５４側面直下近傍の
ソース／ドレイン領域１５８ａに向かって徐々に減少
し、均一に電界が緩和される。このため、トランジスタ
のショートチャネル効果をさらに抑制することができ
る。

【００４０】なお、ｎ⁺⁺不純物拡散層１９０は、図６に
示すように、ｎ⁺不純物拡散層１９１よりも深く形成さ
れていても上述した効果を得ることができる。さらに、
図７に示すように、ｎ⁺不純物拡散層１９１からゲート
電極１５４の側面直下までの距離Ｌ３が、ｎ⁺⁺不純物拡
散層１９０からゲート電極１５４の側面直下までの距離
Ｌ１の約半分であれば、なお一層の効果を得ることがで
きる。

【００４１】（実施の形態３）次に、実施の形態３に係
る半導体装置について図を用いて説明する。図８を参照
して、半導体装置は、本発明の第２の局面による第２不
純物領域としてのｎ⁺⁺不純物拡散層１９０と、第３不純
物領域としてのｎ⁺不純物拡散層１９１とを備えてい
る。コンタクト部２００からゲート電極１５４のコンタ
クト部側の側面直下までの半導体基板１５０上における
距離が、半導体基板１５０表面からゲート電極１５４の
上面までの距離より長い。つまり、ゲート電極１５４と
柱状導電層１５５ａとが、実施の形態２で説明した構造
と比較して、より接近した構造となっている。

【００４２】特に、このような構造では、図９に示すよ
うに、コンタクト部２００からゲート電極１５４の側面
直下までの距離Ｌ７が、半導体基板１５０からゲート電
極１５４の上面までの距離Ｌ２に近くなるまで、コンタ
クト部２００とゲート電極１５４とが接近している。ま
た、コンタクト部２００からゲート電極１５４へ向かっ
て、半導体基板１５０表面に、ｎ⁺⁺不純物拡散層１９
０、ｎ⁺不純物拡散層１９１、ソース／ドレイン領域１
５８ａが順に位置している。

【００４３】この構造によれば、柱状導電層１５５ａが
接続されたコンタクト部２００近傍からゲート電極１５
４側面直下近傍へ向かって、ｎ型の不純物濃度が濃度勾
配を有することにより、ゲート電極１５４側面直下近傍
の電界が緩和される。したがって、ＭＯＳトランジスタ
のショートチャネル効果を抑制することができる。

【００４４】また、図９に示すように、コンタクト部２
００からｎ⁺不純物拡散層１９１までの距離Ｌ４、ｎ⁺⁺
不純物拡散層１９０からソース／ドレイン領域１５８ａ
までの距離Ｌ５、ｎ⁺不純物拡散層１９１からゲート電
極１５４の側面直下までの距離Ｌ６がそれぞれほぼ等し
くてもよい。

【００４５】その場合には、特に、コンタクト部２００
近傍からゲート電極１５４側面直下近傍へ向かって、均
一に電界が緩和される。このため、トランジスタのショ
ートチャネル効果をさらに抑制することができる。

【００４６】なお、図１０に示すように、ｎ⁺⁺不純物拡
散層１９０がｎ⁺不純物拡散層１９１より深く形成され
ていても同様の効果を得ることができる。さらに、図１
１に示すように、各距離Ｌ４、Ｌ５、Ｌ６がほぼ等しい
距離を有する構造であれば、上述した効果をさらに得る
ことができる。

【００４７】また、実施の形態１〜３においては、柱状
導電層にキャパシタが電気的に接続されている。このた
め、キャパシタから半導体基板への電荷のリークを防ぐ
ことができ、記憶保持特性に優れた半導体装置を得るこ
とができる。

【００４８】（実施の形態４）次に、実施の形態４に係
る半導体装置について図を用いて説明する。実施の形態
１〜３においては、キャパシタのストレージノードがＭ
ＯＳトランジスタのソース／ドレイン領域に接続される
近傍に、ｎ⁺および／またはｎ⁺⁺不純物拡散層を有する
構造について説明したが、ストレージノードの他に、ビ
ット線が接続されているソース／ドレイン領域近傍に、
ｎ⁺および／またはｎ⁺⁺不純物拡散層を設けてもよい。

【００４９】すなわち、図１２を参照して、半導体装置
は、ビット線１５９がコンタクト部２０１にて電気的に
接続されるソース／ドレイン領域１５８ｂ近傍におい
て、ｎ ⁺不純物拡散層１７０を備えている。ｎ⁺不純物
拡散層１７０は、コンタクトホール１６１から不純物を
導入することによって形成されている。また、実施の形
態１において図２で説明したように、コンタクト部２０
１を含むｎ⁺不純物拡散層１７０からゲート電極１５４
側面直下までの距離は、半導体基板１５０からゲート電
極１５４の上面までの距離よりも長い。また、この距離
は、ストレージノード１５０と電気的に接続されたｎ⁺
不純物拡散層１７０からゲート電極１５４側面直下まで
の距離と異なっていてよい。

【００５０】この構造においても、ビット線１５９から
ｐ型領域１５１への接合リーク電流が抑制され、コンタ
クト部２０１からゲート電極１５４側面直下近傍へ向か
って電界が緩和される。このため、より安定した動作を
行なう半導体装置を得ることができる。

【００５１】（実施の形態５）実施の形態５に係る半導
体装置について図を用いて説明する。

【００５２】図１３または図１４を参照して、半導体装
置は、コンタクト部２０１を含むように、ｎ⁺不純物拡
散層１９１とｎ⁺⁺不純物拡散層１９０とを備えている。
この構造においても、ｎ⁺不純物拡散層１９１、ｎ⁺⁺不
純物拡散層１９０、ゲート電極１５４の位置関係は、図
９または図１１に示す位置関係を備えていてよい。

【００５３】その場合、コンタクト部２０１からゲート
電極１５４側面直下近傍へ向かう方向へもぼぼ均一に電
界が緩和される。

【００５４】さらに、高密度化が要求される半導体装置
においては、図１５または図１６に示すように、ビット
線コンタクト２０１とゲート電極１５４も互いに接近す
る。この場合も、ｎ⁺不純物拡散層１９１、ｎ⁺⁺不純物
拡散層１９０により、コンタクト部２０１からゲート電
極１５４側面直下近傍へ向かって電界を緩和することが
できる。

【００５５】したがって、より動作特性に優れた半導体
装置を得ることができる。（実施の形態６）次に、第６の実施の形態として、実施
の形態１に示す半導体装置の製造方法の一例について説
明する。

【００５６】まず、図１７を参照して、半導体基板１５
０のｐ型領域１５１に素子を分離するためのｐ型不純物
領域１６６およびフィールド絶縁膜１５３を形成する。
ゲート絶縁膜１５２を介在させてゲート電極１５４を形
成した後、このゲート電極１５４およびフィールド絶縁
膜１５３をマスクとして、リンイオンをドーズ量５×１
０¹²〜５×１０¹³ａｔｏｍｓ／ｃｍ²、エネルギ１０〜
３０ＫｅＶにて注入し、不純物濃度１０¹⁶〜１０¹⁹ａｔ
ｏｍｓ／ｃｍ³を有する１対のｎ型ソース／ドレイン領
域１５８ａ、１５８ｂを形成する。次に、図１８を参照
して、ゲート電極１５４を含む半導体基板１５０上に層
間絶縁膜１６０を形成する。所定の写真製版工程によ
り、コンタクト部２０１を露出するように、層間絶縁膜
１６０にビット線コンタクトホール１６１を開孔する。
次に、図１９を参照して、コンタクトホール１６１を埋
込むように、ポリシリコンとシリサイドとからなるポリ
サイド構造を有するビット線１５９を形成する。次に、
図２０を参照して、ビット線１５９を覆うように層間絶
縁膜１６２を形成する。所定の写真製版工程により、フ
ォトレジスト１７３を形成した後、異方性エッチングを
施すことにより、ｎ型ソース／ドレイン領域１５８ａの
表面の一部を含むコンタクト部２００が露出するように
コンタクトホール１６３を開孔する。このコンタクトホ
ール１６３から、リンイオンをドーズ量３×１０¹³〜５
×１０¹⁴ａｔｏｍｓ／ｃｍ²、エネルギ５０〜２００Ｋ
ｅＶにて注入し、不純物濃度１０¹⁷〜１０²⁰ａｔｏｍｓ
／ｃｍ³を有するｎ⁺不純物拡散層１７０を形成する。
その後、フォトレジスト１７３を除去する。次に、図２
１を参照して、コンタクトホール１６３に埋込まれた柱
状導電層１５５ａを介して、コンタクト部２００と接続
されるストレージノード１５５を形成する。次に、図２
２を参照して、ストレージノード１５５上にキャパシタ
絶縁膜１５６を介在させてセルプレート１５７を形成
し、キャパシタ１８０を形成する。このキャパシタ１８
０を覆うように、層間絶縁膜１６４を形成する。層間絶
縁膜１６４上に、アルミ等による金属配線１６５を形成
する。以上のような工程を経ることによって、図１に示
す半導体装置を形成することができる。

【００５７】なお、ｎ⁺不純物拡散層１７０を形成する
ための注入条件は、その領域が一連の製造工程中の熱処
理を経ることによって、最終的に図２に示す構造となる
ような条件であれば、他の条件でもよい。

【００５８】（実施の形態７）次に、第７の実施の形態
として、実施の形態１に示す半導体装置の製造方法の他
の例について説明する。

【００５９】まず、図２３に示す工程までは実施の形態
６と全く同じである。次に、図２４を参照して、ゲート
電極１５４を含む所定の領域にフォトレジスト１７３を
形成する。フォトレジスト１７３をマスクとして、リン
イオンを注入しｎ⁺不純物拡散層１７０を形成する。こ
こで、フォトレジスト１７３の側面とフォトレジスト１
７３の側面側のゲート電極１５４の側面との距離は、半
導体基板の表面からゲート電極１５４の上面までの距離
より十分に長いことが望ましい。次に、図２５を参照し
て、層間絶縁膜１６０、ビット線１５９を形成する。次
に、図２６を参照して、層間絶縁膜１６２に形成された
コンタクトホール１６３に柱状導電層１５５ａを形成す
る。この柱状導電層１５５ａに電気的に接続されるスト
レージノード１５５を形成する。次に、図２７を参照し
て、キャパシタ絶縁膜１５６、セルプレート１５７、層
間絶縁膜１６４、金属配線１６５を形成する。以上の工
程を経ることによって形成された半導体装置のｎ⁺不純
物拡散層１７０は、予め上述した所定のレジストパター
ンをマスクとしたイオン注入によって形成されているた
め、図２に示す位置関係を有している。

【００６０】（実施の形態８）次に、実施の形態８とし
て、実施の形態２に示す半導体装置の製造方法の一例に
ついて説明する。

【００６１】まず、図２８を参照して、ストレージノー
ドのコンタクトホール１６３の開孔までは、実施の形態
６と同様であるが、その開孔径は実施の形態６の場合の
開孔径よりも大きいものとする。このコンタクトホール
１６３から、リンイオンを注入することにより、ｎ⁺不
純物拡散層１９１を形成する。次に、図２９を参照し
て、コンタクトホール１６３の側面を含む層間絶縁膜１
６２上に、シリコン酸化膜１７４を形成する。次に、図
３０を参照して、シリコン酸化膜に異方性エッチングを
施すことにより、コンタクトホール１６３の側面にサイ
ドウォール１７４ａを形成する。その後、コンタクトホ
ール１６３から砒素イオンを注入することによりｎ⁺⁺不
純物拡散層１９０を形成する。次に、図３１を参照し
て、コンタクトホール１６３に柱状導電層１５５ａを形
成した後、この柱状導電層１５５ａに電気的に接続され
るストレージノード１５５を形成する。この後、セルプ
レートや金属配線等を形成することにより、図４に示す
半導体装置を形成する。

【００６２】なお、本実施の形態において、ｎ⁺⁺不純物
拡散層１９０はイオン注入法により形成したが、この他
に不純物をドープすることによって形成してもよい。た
とえば、図３１を参照して、柱状導電層１５５ａにｎ型
の不純物として濃度１×１０ ²⁰〜１×１０²¹ａｔｏｍｓ
／ｃｍ³のリンをドープする。この後、半導体基板に温
度８００〜９００℃、時間３０分以上の熱処理を施すこ
とにより、柱状導電層１５５ａ中のリンがコンタクト部
２００からｎ型のｎ⁺不純物拡散層１９１へ拡散する。
拡散したリンによって、濃度１０¹⁸〜１０²¹ａｔｏｍｓ
／ｃｍ³を有するｎ⁺⁺不純物拡散層１９０が形成され
る。

【００６３】（実施の形態９）次に、実施の形態９とし
て、図６に示す半導体装置の製造方法の一例について説
明する。

【００６４】図３２を参照して、コンタクトホール１６
３を開孔する工程までは、実施の形態８で説明した工程
と全く同様である。その後、コンタクトホール１６３か
ら砒素をイオン注入することにより、ｎ⁺⁺不純物拡散層
１９０を形成する。このとき、砒素イオンの注入エネル
ギは実施の形態８で示したエネルギよりも高い値に設定
することにより、ｎ⁺不純物拡散層１９１よりも深く形
成することができる。この後、キャパシタや金属配線等
を形成することにより、図６に示す半導体装置を形成す
る。

【００６５】なお、本実施の形態や実施の形態８で説明
したｎ⁺不純物拡散層１９１およびｎ⁺⁺不純物拡散層１
９０は、一連の製造工程中の熱処理を経ることによっ
て、最終的に、それぞれ図７または図２に示す構造とな
る。

【００６６】（実施の形態１０）実施の形態６〜９にて
説明した製造方法は、実施の形態３に示す高密度化に対
応した半導体装置へも適用できる。すなわち、予め、所
定のドーズ量と注入エネルギによってリンイオンまたは
砒素イオンを注入することによりｎ⁺不純物拡散層、ｎ
⁺⁺不純物拡散層を形成し、最終的に、図８あるいは図１
１に示す構造を形成することができる。

【００６７】また、実施の形態６〜９にて説明した製造
方法において、ビット線コンタクトホールから所定のイ
オンを注入することにより、ビット線が接続されたソー
ス／ドレイン領域近傍にｎ⁺不純物拡散層、ｎ⁺⁺不純物
拡散層を有する構造も形成することができる。なお、実
施の形態６〜９では、リンイオンを注入する場合につい
て説明したが、リンイオン以外に窒素やシリコンをイオ
ン注入してもよい。また、実施の形態１〜１０において
は半導体基板のｐ型領域に形成されたｎチャネルＭＯＳ
トランジスタの例について説明したが、半導体基板のｎ
型領域に形成されたｐチャネルＭＯＳトランジスタの場
合についても適用することができ、同じ効果を得ること
ができる。

【００６８】（実施の形態１１）最後に、実施の形態１
または２で説明した構造を有する半導体装置のリーク電
流を測定した。図３３はその結果である。図３３を参照
して、本発明による半導体装置のリーク電流のばらつき
が、従来の半導体装置のものと比較して、より小さくな
っていることが判明した。

【００６９】なお、今回開示された実施の形態は、単な
る一例にすぎず、特許請求の範囲に記載された発明の均
等の範囲内において、種々の実施の態様がとり得ること
が意図される。

【００７０】

【発明の効果】以上説明したように、本発明の第１の局
面による半導体装置によれば、導電層とのコンタクト部
を含み、所定の位置関係を有する第２不純物領域を備え
ることにより、第２不純物領域と第１導電型領域との境
界近傍に空乏層が形成される。このため、導電層と第１
導電型領域とが電気的に分離され、導電層から第１導電
型領域へ電流がリークするのを防ぐことができる。した
がって、動作特性の安定した半導体装置を得ることがで
きる。

【００７１】好ましくは、第１不純物領域よりも高く、
第２不純物領域よりも低い第２導電型の不純物濃度を有
する第３不純物領域を、所定の位置に設けることによ
り、空乏層の電界が緩和され、リーク電流が抑制され
る。また、コンタクト部からゲート電極側面直下近傍へ
向かう方向の電界も緩和され、ＭＯＳトランジスタのシ
ョートチャネル効果が抑制される。したがって、動作特
性に優れ、信頼性の高い半導体装置を得ることができ
る。

【００７２】また、好ましくは、第３不純物領域と第１
不純物領域との境界が第２不純物領域とゲート電極側面
直下との間のほぼ中間に位置するようにそれぞれ不純物
領域を設けることにより、コンタクト部からゲート電極
側面直下近傍へ向かって電界が均一に緩和される。この
ため、ＭＯＳトランジスタのショートチャネル効果をさ
らに効果的に抑制することができる。したがって、さら
に動作特性に優れ信頼性の高い半導体装置を得ることが
できる。

【００７３】本発明の第２の局面による半導体装置によ
れば、導電層とゲート電極とが、その間隔が主表面から
ゲート電極の上面までの距離程度にまで接近しても、所
定の不純物濃度と位置関係とを有する第２および第３不
純物領域を備えることにより、ゲート電極側面直下近傍
の電界が緩和され、ＭＯＳトランジスタのショートチャ
ネル効果を抑制することができる。また、第１導電型領
域と第２または第３不純物領域との境界近傍に形成され
る空乏層の電界も緩和され、リーク電流も抑制すること
ができる。したがって、高密度化が要求される半導体装
置において、動作特性に優れ、信頼性の高い半導体装置
を得ることができる。

【００７４】好ましくは、主表面において、第２不純物
領域と第３不純物領域との境界と第３不純物領域と第１
不純物領域との境界を、コンタクト部からゲート電極側
面直下までの距離をほぼ３等分する位置に各々設けるこ
とにより、コンタクト部からゲート電極側面直下近傍へ
向かって均一に電界が緩和される。このため、特に、Ｍ
ＯＳトランジスタのショートチャネル効果を抑制するこ
とができる。したがって、より動作特性に優れ、信頼性
の高い半導体装置を得ることができる。

【００７５】また、好ましくは、導電層にキャパシタを
電気的に接続することにより、キャパシタに蓄積された
電荷が半導体基板の第１導電型領域へリークするのを抑
制することができる。このため、記憶保持特性に優れた
半導体装置を得ることができる。

【図面の簡単な説明】

【図１】実施の形態１に係る半導体装置の断面を示す
図である。

【図２】図１に示す断面の一部を拡大した図である。

【図３】実施の形態１に係る半導体装置の断面の他の
例を示す図である。

【図４】実施の形態２に係る半導体装置の断面を示す
図である。

【図５】図４に示す断面の一部を拡大した図である。

【図６】実施の形態２に係る半導体装置の断面の他の
例を示す図である。

【図７】図６に示す断面の一部を拡大した図である。

【図８】実施の形態３に係る半導体装置の断面を示す
図である。

【図９】図８に示す断面の一部を拡大した図である。

【図１０】実施の形態３に係る半導体装置の断面の他
の例を示す図である。

【図１１】図１０に示す断面の一部を拡大した図であ
る。

【図１２】実施の形態４に係る半導体装置の断面を示
す図である。

【図１３】実施の形態５に係る半導体装置の断面を示
す図である。

【図１４】実施の形態５に係る半導体装置の断面の他
の例を示す図である。

【図１５】実施の形態５に係る半導体装置の断面のさ
らに他の例を示す図である。

【図１６】実施の形態５に係る半導体装置の断面の他
の例を示す図である。

【図１７】実施の形態６に係る半導体装置の製造方法
の一工程を示す断面図である。

【図１８】実施の形態６において、図１７に示す工程
の後に行なわれる工程を示す断面図である。

【図１９】実施の形態６において、図１８に示す工程
の後に行なわれる工程を示す断面図である。

【図２０】実施の形態６において、図１９に示す工程
の後に行なわれる工程を示す断面図である。

【図２１】実施の形態６において、図２０に示す工程
の後に行なわれる工程を示す断面図である。

【図２２】実施の形態６において、図２１に示す工程
の後に行なわれる工程を示す断面図である。

【図２３】実施の形態７に係る半導体装置の製造方法
の一工程を示す断面図である。

【図２４】実施の形態７において、図２３に示す工程
の後に行なわれる工程を示す断面図である。

【図２５】実施の形態７において、図２４に示す工程
の後に行なわれる工程を示す断面図である。

【図２６】実施の形態７において、図２５に示す工程
の後に行なわれる工程を示す断面図である。

【図２７】実施の形態７において、図２６に示す工程
の後に行なわれる工程を示す断面図である。

【図２８】実施の形態８に係る半導体装置の製造方法
の一工程を示す断面図である。

【図２９】実施の形態８において、図２８に示す工程
の後に行なわれる工程を示す断面図である。

【図３０】実施の形態８において、図２９に示す工程
の後に行なわれる工程を示す断面図である。

【図３１】実施の形態８において、図３０に示す工程
の後に行なわれる工程を示す断面図である。

【図３２】実施の形態９に係る半導体装置の製造方法
の一工程を示す断面図である。

【図３３】実施の形態１１に係る半導体装置のリーク
電流の測定結果を示す図である。

【図３４】従来のＤＲＡＭのブロック図である。

【図３５】従来のＤＲＡＭのメモリセルの等価回路図
である。

【図３６】従来のＤＲＡＭのメモリセル部の平面図で
ある。

【図３７】従来のＤＲＡＭのメモリセル部の図３６に
示すＡ−Ａにおける断面を示す図である。

【図３８】従来のＤＲＡＭの製造方法の一工程を示す
断面図である。

【図３９】図３８に示す工程の後に行なわれる工程を
示す断面図である。

【図４０】図３９に示す工程の後に行なわれる工程を
示す断面図である。

【図４１】図４０に示す工程の後に行なわれる工程を
示す断面図である。

【図４２】図４１に示す工程の後に行なわれる工程を
示す断面図である。

【図４３】図４２に示す工程の後に行なわれる工程を
示す断面図である。

【図４４】従来のＤＲＡＭのメモリセル部の他の断面
図である。

【符号の説明】

１５０半導体基板、１５１ｐ型領域、１５２ゲー
ト絶縁膜、１５３フィールド絶縁膜、１５４ゲート
電極、１５６キャパシタ絶縁膜、１５８ａ、１５８ｂ
ｎ型ソース／ドレイン領域、１６１、１６３コンタ
クトホール、１６２層間絶縁膜、１７０、１９１ｎ
⁺不純物拡散層、１７１、１９０ｎ⁺⁺不純物拡散層、
２００、２０１コンタクト部。

Claims

【特許請求の範囲】

【請求項１】半導体基板の主表面に形成された第１導
電型領域と、前記第１導電型領域に、所定の幅を隔てて形成された第
２導電型の１対の第１不純物領域と、前記１対の第１不純物領域によって挟まれた前記第１導
電型領域上に、第１絶縁膜を介在させて形成されたゲー
ト電極と、前記ゲート電極を覆うように、前記主表面上に形成され
た第２絶縁膜と、前記１対の第１不純物領域のうち、少なくとも一方の領
域の表面の一部を含むコンタクト部を露出するように、
前記第２絶縁膜に形成されたコンタクトホールと、前記コンタクト部において前記一方の領域と電気的に接
続された導電層と、前記一方の領域に、前記コンタクト部を含むように形成
された第２導電型の第２不純物領域とを備え、前記第２不純物領域は、前記第１不純物領域よりも高い
第２導電型の不純物濃度を有するとともに、前記一方の
領域よりも深く形成されており、前記第２不純物領域から前記ゲート電極の前記第２不純
物領域側の側面直下までの前記主表面上における距離
が、前記主表面から前記ゲート電極の上面までの距離よ
りも長い、半導体装置。
【請求項２】前記一方の領域に形成され、前記主表面
において、前記第２不純物領域を取囲む第２導電型の第
３不純物領域をさらに備え、前記第３不純物領域は、前記第１不純物領域よりも高
く、前記第２不純物領域よりも低い第２導電型の不純物
濃度を有し、前記主表面上において、前記コンタクト部から前記ゲー
ト電極へ向かって、前記第２不純物領域、前記第３不純
物領域、前記一方の領域が位置している、請求項１に記
載の半導体装置。
【請求項３】前記第３不純物領域から前記ゲート電極
の前記第３不純物領域側の側面直下までの前記主表面上
における距離が、前記第２不純物領域から前記側面直下
までの前記主表面上における距離の略半分である、請求
項２に記載の半導体装置。
【請求項４】半導体基板の主表面に形成された第１導
電型領域と、前記第１導電型領域に、所定の幅を隔てて形成された第
２導電型の１対の第１不純物領域と、前記１対の第１不純物領域によって挟まれた前記第１導
電型領域上に、第１絶縁膜を介在させて形成されたゲー
ト電極と、前記ゲート電極を覆うように、前記主表面上に形成され
た第２絶縁膜と、前記１対の第１不純物領域のうち、少なくとも一方の領
域の表面の一部を含むコンタクト部を露出するように、
前記第２絶縁膜に形成されたコンタクトホールと、前記コンタクト部において前記一方の領域と電気的に接
続された導電層と、前記一方の領域に、前記コンタクト部を含むように形成
された第２導電型の第２不純物領域と、前記一方の領域に、前記コンタクト部を含むように形成
され、前記主表面において、前記第２不純物領域を取囲
む第２導電型の第３不純物領域とを備え、前記第２不純物領域は、前記第１不純物領域よりも高い
第２導電型の不純物濃度を有するとともに、前記一方の
領域よりも深く形成されており、前記第３不純物領域は、前記第１不純物領域よりも高
く、前記第２不純物領域よりも低い第２導電型の不純物
濃度を有し、前記コンタクト部から前記ゲート電極の前記コンタクト
部側の側面直下までの前記主表面上における距離が、前
記主表面から前記ゲート電極の上面までの距離より長
く、前記主表面上において、前記コンタクト部から前記ゲー
ト電極へ向かって、前記第２不純物領域、前記第３不純
物領域、前記一方の領域が位置している、半導体装置。
【請求項５】前記主表面上において、前記コンタクト
部から前記ゲート電極へ向かって、前記コンタクト部か
ら前記第３不純物領域までの距離と、前記第２不純物領
域から前記一方の領域までの距離と、前記第３不純物領
域から前記ゲート電極の側面直下までの距離とがそれぞ
れ略等しい、請求項４に記載の半導体装置。
【請求項６】前記導電層に電気的に接続され、ストレ
ージノードと、前記ストレージノード上にキャパシタ絶
縁膜を介在させて形成されたセルプレートとを有するキ
ャパシタをさらに備えた、請求項１〜５のいずれか１項
に記載の半導体装置。