JPH0440867B2 - - Google Patents
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- Publication number
- JPH0440867B2 JPH0440867B2 JP3586885A JP3586885A JPH0440867B2 JP H0440867 B2 JPH0440867 B2 JP H0440867B2 JP 3586885 A JP3586885 A JP 3586885A JP 3586885 A JP3586885 A JP 3586885A JP H0440867 B2 JPH0440867 B2 JP H0440867B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- region
- type
- mos transistor
- electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Protection Of Static Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
本発明はMOSトランジスタとそれを保護する
ためにソース、ドレイン間に並列に接続されるバ
イポーラトランジスタおよびそのベースとドレイ
ン間に接続されるツエナダイオードとが一つの半
導体基体内に形成される半導体装置に関する。
ためにソース、ドレイン間に並列に接続されるバ
イポーラトランジスタおよびそのベースとドレイ
ン間に接続されるツエナダイオードとが一つの半
導体基体内に形成される半導体装置に関する。
MOSトランジスタのソース、ドレイン間に過
大な電圧が加わるのを保護するため、第２図に示
すようにMOSトランジスタ１１のドレイン電極
１６はツエナダイオード１２のカソード電極１７
を接続し、ツエナダイオード１２のアノード電極
１８を、MOSトランジスタ１１のソース電極１
５にエミツタ電極２１、ドレイン電極１６にコレ
クタ電極２０をそれぞれ接続したバイポーラトラ
ンジスタ１３のベース電極１９に接続し、ソー
ス、ドレイン間の電圧が高くなつてツエナダイオ
ード１２のカソード、アノード間に加わる電圧が
ツエナ電圧を越えたときにバイポーラトランジス
タ１３をオン状態にして、MOSトランジスタ１
１のソース、ドレイン間に過大な電圧が加わわら
ないようにする回路が知られている。 このようなMOSトランジスタおよびその保護
回路は、従来第３図のような半導体装置に集積さ
れていた。すなわちｐ形シリコン基板１の上にｎ
形エピタキシヤル層２が積層され、拡散により形
成されるｐ形分離層３によつていくつかの領域に
分けられている。この領域内にそれぞれｐ形領域
４１，４２，４３が形成され、ｐ形領域４１内に
は二つのｎ形領域５１，５２が、ｐ形領域４２，
４３内にはそれぞれ一つのｎ形領域５３，５４が
設けられている。ｐ形領域４１は第２図に示され
たｎチヤネルMOSトランジスタ１１を構成し、
シリコン表面の酸化膜６の開口部においてｎ形領
域５１にソース電極１５が、ｎ形領域５２にはド
レイン電極１６がそれぞれ接触し、両電極の中間
表面の酸化膜６の上には金属ゲート電極１４が設
けられている。ｐ形領域４２とｎ形領域５３はツ
エナダイオード１２を構成し、それぞれカソード
電極１７、アノード電極１８が接触している。ｎ
形エピタキシヤル層２はバイポーラトランジスタ
のコレクタ、ｐ形領域４３はベース、ｎ形領域５
４はエミツタを構成し、それぞれコレクタ電極２
０、ベース電極１９、エミツタ電極２１が接触し
ている。各電極あるいはそれら相互と金属配線７
１，７２，７３，７４を接続し、MOSトランジ
スタ１１のゲート端子２２を電極１４に接続され
る配線７１に、ドレイン端子２３を電極１６，１
７および２０に接続される配線７２に、ソース端
子２４を電極１５および２１に接続される配線７
３に接続する。配線７４は電極１８，１９相互を
接続する。 しかしこのような構成な複雑であつて、集積回
路におけるMOSトランジスタ保護回路の部分の
占める面積が大きくなり、集積回路の経済性に悪
影響を与えていた。
大な電圧が加わるのを保護するため、第２図に示
すようにMOSトランジスタ１１のドレイン電極
１６はツエナダイオード１２のカソード電極１７
を接続し、ツエナダイオード１２のアノード電極
１８を、MOSトランジスタ１１のソース電極１
５にエミツタ電極２１、ドレイン電極１６にコレ
クタ電極２０をそれぞれ接続したバイポーラトラ
ンジスタ１３のベース電極１９に接続し、ソー
ス、ドレイン間の電圧が高くなつてツエナダイオ
ード１２のカソード、アノード間に加わる電圧が
ツエナ電圧を越えたときにバイポーラトランジス
タ１３をオン状態にして、MOSトランジスタ１
１のソース、ドレイン間に過大な電圧が加わわら
ないようにする回路が知られている。 このようなMOSトランジスタおよびその保護
回路は、従来第３図のような半導体装置に集積さ
れていた。すなわちｐ形シリコン基板１の上にｎ
形エピタキシヤル層２が積層され、拡散により形
成されるｐ形分離層３によつていくつかの領域に
分けられている。この領域内にそれぞれｐ形領域
４１，４２，４３が形成され、ｐ形領域４１内に
は二つのｎ形領域５１，５２が、ｐ形領域４２，
４３内にはそれぞれ一つのｎ形領域５３，５４が
設けられている。ｐ形領域４１は第２図に示され
たｎチヤネルMOSトランジスタ１１を構成し、
シリコン表面の酸化膜６の開口部においてｎ形領
域５１にソース電極１５が、ｎ形領域５２にはド
レイン電極１６がそれぞれ接触し、両電極の中間
表面の酸化膜６の上には金属ゲート電極１４が設
けられている。ｐ形領域４２とｎ形領域５３はツ
エナダイオード１２を構成し、それぞれカソード
電極１７、アノード電極１８が接触している。ｎ
形エピタキシヤル層２はバイポーラトランジスタ
のコレクタ、ｐ形領域４３はベース、ｎ形領域５
４はエミツタを構成し、それぞれコレクタ電極２
０、ベース電極１９、エミツタ電極２１が接触し
ている。各電極あるいはそれら相互と金属配線７
１，７２，７３，７４を接続し、MOSトランジ
スタ１１のゲート端子２２を電極１４に接続され
る配線７１に、ドレイン端子２３を電極１６，１
７および２０に接続される配線７２に、ソース端
子２４を電極１５および２１に接続される配線７
３に接続する。配線７４は電極１８，１９相互を
接続する。 しかしこのような構成な複雑であつて、集積回
路におけるMOSトランジスタ保護回路の部分の
占める面積が大きくなり、集積回路の経済性に悪
影響を与えていた。
本発明は、上述の欠点を除去し、半導体基体の
極めて小さい面積にMOSトランジスタならびに
ツエナダイオードおよびハイポーラトランジスタ
からなるその保護回路を集積した半導体装置を提
供することを目的とする。 本発明によれば、一導電形の半導体層内に形成
された一つの他導電形の領域、その領域内に形成
された第一、第二、第三の一導電形の領域、その
第一、第二の一導電形の領域の間の他導電形の領
域の表面に絶縁膜を介して設けられたゲート金属
電極、第一、第二、第三の一導電形の領域および
残された一導電形の層にそれぞれオーム接触する
第一、第二、第三，第四の金属電極を備え、第一
電極が第三電極に、第二電極が第四電極にそれぞ
れ接続されることによつて上記の目的が達成され
る。
極めて小さい面積にMOSトランジスタならびに
ツエナダイオードおよびハイポーラトランジスタ
からなるその保護回路を集積した半導体装置を提
供することを目的とする。 本発明によれば、一導電形の半導体層内に形成
された一つの他導電形の領域、その領域内に形成
された第一、第二、第三の一導電形の領域、その
第一、第二の一導電形の領域の間の他導電形の領
域の表面に絶縁膜を介して設けられたゲート金属
電極、第一、第二、第三の一導電形の領域および
残された一導電形の層にそれぞれオーム接触する
第一、第二、第三，第四の金属電極を備え、第一
電極が第三電極に、第二電極が第四電極にそれぞ
れ接続されることによつて上記の目的が達成され
る。
第１図は本発明の一実施例を示し、第３図と共
通の部分には同一の符号が付されている。ｐ形シ
リコン基板１の上に第３図の場合と同様に積層さ
れたｎ形エピタキシヤル層２にはｐ形領域４が一
つだけ設けられている。こｐ形領域４内に三つの
ｎ形領域５５，５６，５７、またｐ形領域外に一
つのn+領域５８が、例えば同一拡散工程で形成
される。ｎ形領域５５，５６の中間表面の酸化膜
６の上に形成された金属電極１４をゲート電極、
ｎ形領域５５および５６にオーム接触する電極１
５，１６がそれぞれソース電極、ドレイン電極と
なつてｎチヤンネルMOSトランジスタ１１が構
成されるが、この場合ドレイン電極１６はツエナ
ダイオードのカソード電極（第２図での１７）を
兼ね、Ｐ形領域４とｎ形領域５６とによつてツエ
ナダイオード１２が構成される。バイポーラトラ
ンジスタ１３はｎ形領域５７をエミツタ、ｐ形領
域４をベース、エピタキシヤル層２およびn+領
域５８をコレクタとして形成され、ｎ形領域５７
にオーム接触する電極がエミツタ電極２１、n+
領域５８にオーム接触する電極がコレクタ電極２
０となり、ツエナダイオードのアノード電極（第
２図での１８）とバイポーラトランジスタのベー
ス電極（第２図での１９）は設ける必要がない。
従つて電極１４にゲート端子２２、電極１６およ
び電極２０にドレイン端子２３、電極１５および
電極２１にソース端子２４を接続すれば第２図に
示した回路が集積される。 上の実施例は、ｐ形基板を用いているが、ｐ形
エピタキシヤル層を備えたｎ形基板を用い、各領
域の導電形を逆にしたｐチヤンネルMOSトラン
ジスタおよびその保護回路について実施すること
も可能であることはいうまでもない。
通の部分には同一の符号が付されている。ｐ形シ
リコン基板１の上に第３図の場合と同様に積層さ
れたｎ形エピタキシヤル層２にはｐ形領域４が一
つだけ設けられている。こｐ形領域４内に三つの
ｎ形領域５５，５６，５７、またｐ形領域外に一
つのn+領域５８が、例えば同一拡散工程で形成
される。ｎ形領域５５，５６の中間表面の酸化膜
６の上に形成された金属電極１４をゲート電極、
ｎ形領域５５および５６にオーム接触する電極１
５，１６がそれぞれソース電極、ドレイン電極と
なつてｎチヤンネルMOSトランジスタ１１が構
成されるが、この場合ドレイン電極１６はツエナ
ダイオードのカソード電極（第２図での１７）を
兼ね、Ｐ形領域４とｎ形領域５６とによつてツエ
ナダイオード１２が構成される。バイポーラトラ
ンジスタ１３はｎ形領域５７をエミツタ、ｐ形領
域４をベース、エピタキシヤル層２およびn+領
域５８をコレクタとして形成され、ｎ形領域５７
にオーム接触する電極がエミツタ電極２１、n+
領域５８にオーム接触する電極がコレクタ電極２
０となり、ツエナダイオードのアノード電極（第
２図での１８）とバイポーラトランジスタのベー
ス電極（第２図での１９）は設ける必要がない。
従つて電極１４にゲート端子２２、電極１６およ
び電極２０にドレイン端子２３、電極１５および
電極２１にソース端子２４を接続すれば第２図に
示した回路が集積される。 上の実施例は、ｐ形基板を用いているが、ｐ形
エピタキシヤル層を備えたｎ形基板を用い、各領
域の導電形を逆にしたｐチヤンネルMOSトラン
ジスタおよびその保護回路について実施すること
も可能であることはいうまでもない。
本発明は、基板上のエピタキシヤル層内に設け
る一つの逆導電形の領域をMOSトランジスタの
チヤンネル生成層、ツエナダイオードのpn接合
形成層およびバイポーラトランジスタのベース層
として兼用することにより分離拡散層が不要とな
り、MOSトランジスタのドレイン電極とツエナ
ダイオードの一方の電極が共通にでき、ツエナダ
イオードの他方の電極とバイポーラトランジスタ
のベース電極とが省略できるため、MOSトラン
ジスタとのその保護回路の構造がきわめて簡略に
構成される。これによりMOSトランジスタ保護
回路のICチツプに占有する面積が著しく小さく
なり、同一機能でありながら安価に集積された
MOSトランジスタ保護回路を提供できる。
る一つの逆導電形の領域をMOSトランジスタの
チヤンネル生成層、ツエナダイオードのpn接合
形成層およびバイポーラトランジスタのベース層
として兼用することにより分離拡散層が不要とな
り、MOSトランジスタのドレイン電極とツエナ
ダイオードの一方の電極が共通にでき、ツエナダ
イオードの他方の電極とバイポーラトランジスタ
のベース電極とが省略できるため、MOSトラン
ジスタとのその保護回路の構造がきわめて簡略に
構成される。これによりMOSトランジスタ保護
回路のICチツプに占有する面積が著しく小さく
なり、同一機能でありながら安価に集積された
MOSトランジスタ保護回路を提供できる。
第１図は本発明の一実施例によるMOSトラン
ジスタおよびその保護回路断面図および接続配線
図、第２図はMOSトランジスタ保護回路の回路
図、第３図は従来のMOSトランジスタおよびそ
の保護回路の断面図および接続配線図である。 １……ｐ形シリコン基板、２……ｎ形エピタキ
シヤル層、４……ｐ形領域、５５，５６，５７…
…ｎ形領域、５８……n+領域、６……酸化膜、
１１……MOSトランジスタ、１２……ツエナダ
イオード、１３……バイポーラnpnトランジス
タ、１４……ゲート電極、１５……ソース電極、
１６……ドレイン電極、２０……コレクタ電極、
２１……エミツタ電極、２２……ゲート端子、２
３……ドレイン端子、圧端子、２４……ソース端
子。
ジスタおよびその保護回路断面図および接続配線
図、第２図はMOSトランジスタ保護回路の回路
図、第３図は従来のMOSトランジスタおよびそ
の保護回路の断面図および接続配線図である。 １……ｐ形シリコン基板、２……ｎ形エピタキ
シヤル層、４……ｐ形領域、５５，５６，５７…
…ｎ形領域、５８……n+領域、６……酸化膜、
１１……MOSトランジスタ、１２……ツエナダ
イオード、１３……バイポーラnpnトランジス
タ、１４……ゲート電極、１５……ソース電極、
１６……ドレイン電極、２０……コレクタ電極、
２１……エミツタ電極、２２……ゲート端子、２
３……ドレイン端子、圧端子、２４……ソース端
子。
Claims (1)
- １ 一つの半導体基本内にMOSトランジスタな
らびにツエナダイオードおよびバイポーラトラン
ジスタからなるその保護回路が集積されたもので
あつて、一導電形の半導体層内に形成された一つ
の他導電形の領域、該領域内に形成された一導電
形の第一、第二、第三の領域、該第一、第二の領
域の間の前記他導電形の領域の表面に絶縁膜を介
して設けられたゲート金属電極、前記第一、第
二、第三の領域および残された前記層にそれぞれ
オーム接触する第一、第二、第三、第四の金属電
極を備え、第一電極が第三電極に、第二電極が第
四電極にそれぞれ接続されたことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3586885A JPS61194874A (ja) | 1985-02-25 | 1985-02-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3586885A JPS61194874A (ja) | 1985-02-25 | 1985-02-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61194874A JPS61194874A (ja) | 1986-08-29 |
| JPH0440867B2 true JPH0440867B2 (ja) | 1992-07-06 |
Family
ID=12453965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3586885A Granted JPS61194874A (ja) | 1985-02-25 | 1985-02-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61194874A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8810973D0 (en) * | 1988-05-10 | 1988-06-15 | Stc Plc | Improvements in integrated circuits |
| JP2006165370A (ja) * | 2004-12-09 | 2006-06-22 | New Japan Radio Co Ltd | 半導体装置及びその製造方法 |
-
1985
- 1985-02-25 JP JP3586885A patent/JPS61194874A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61194874A (ja) | 1986-08-29 |
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