JPH0441508B2 - - Google Patents
Info
- Publication number
- JPH0441508B2 JPH0441508B2 JP61138937A JP13893786A JPH0441508B2 JP H0441508 B2 JPH0441508 B2 JP H0441508B2 JP 61138937 A JP61138937 A JP 61138937A JP 13893786 A JP13893786 A JP 13893786A JP H0441508 B2 JPH0441508 B2 JP H0441508B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- type region
- insulating film
- opposite conductivity
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は絶縁ゲート型電界効果トランジスタ
（MIST）を用いた集積回路装置に関し、半導体
記憶装置（ICメモリ）として論理処理装置の情
報記憶に用いられるものである。
（MIST）を用いた集積回路装置に関し、半導体
記憶装置（ICメモリ）として論理処理装置の情
報記憶に用いられるものである。
情報処理に用いられるLCメモリは、集積回路
技術の発展により大規模高密度化し、且つ特性上
の向上も著じるしい。近来主として用いられる
ICメモリはMISTを用いた集積回路装置であり、
メモリセルとしてMISTと容量素子とを有し、
MISTによるスイツチング作用で容量素子への電
荷量を情報として蓄積・検出するものである。大
規模化に伴ない容量素子の容量の効率化が必要と
なり、既知の技術では容量素子として半導体表面
に絶縁ゲート膜を介して電極を設け、該電極に電
源電圧を印加して電極と半導体表面に誘起される
表面反転層との容量効果を容量素子として用いて
いる。しかし乍ら、容量素子の効率化はメモリセ
ルの占有面積を大きく支配するため、単に反転層
の利用による容量効果では現在の大規模の傾向に
不充分である。
技術の発展により大規模高密度化し、且つ特性上
の向上も著じるしい。近来主として用いられる
ICメモリはMISTを用いた集積回路装置であり、
メモリセルとしてMISTと容量素子とを有し、
MISTによるスイツチング作用で容量素子への電
荷量を情報として蓄積・検出するものである。大
規模化に伴ない容量素子の容量の効率化が必要と
なり、既知の技術では容量素子として半導体表面
に絶縁ゲート膜を介して電極を設け、該電極に電
源電圧を印加して電極と半導体表面に誘起される
表面反転層との容量効果を容量素子として用いて
いる。しかし乍ら、容量素子の効率化はメモリセ
ルの占有面積を大きく支配するため、単に反転層
の利用による容量効果では現在の大規模の傾向に
不充分である。
この発明の目的は、効率の高い容量素子と
MISTから成るメモリセルを有しかつ信頼性の高
い集積回路装置を提供することである。
MISTから成るメモリセルを有しかつ信頼性の高
い集積回路装置を提供することである。
この発明の特徴は、一導電型の半導体基体の一
主面に選択的に設けられた該半導体基体に一部埋
設せる厚い絶縁膜と、該厚い絶縁膜に隣接せる該
半導体基体の活性領域とを具備し、該活性領域に
設けた絶縁ゲート型電界効果トランジスタ部と容
量素子部とをメモリセルとして備えた集積回路に
おいて、前記トランジスタ部はアドレス線と結合
せるゲート電極、該ゲート電極の一方の側の基体
部分に設けられ、デイジツト線に結合せる深い接
合の第１の逆導電型領域および該ゲート電極の他
方の側の基体部分に設けられ前記容量素子部と結
合せる深い接合の第２の逆導電型領域とを有し、
前記容量素子部は、前記トランジスタの前記第
１、第２の逆導電型領域よりも浅い接合をもつて
該第２の逆導電型領域より延在し前記厚い絶縁膜
に接する第３の逆導電型領域と、該第３の逆導電
型領域の底面に接し、前記トランジスタの第２の
逆導電型領域よりも浅く形成されかつ該第２の逆
導電型領域から延在し前記厚い絶縁膜に接する前
記半導体基体より高濃度の一導電型領域とから
PN接合容量を構成し、該一主面上に設けられ該
トランジスタ部より延在し該厚い絶縁膜に接する
薄い絶縁膜と、該薄い絶縁膜上に設けられ該トラ
ンジスタ部側より延在し該厚い絶縁膜上にいたる
電極と、該第３の逆導電型領域とからMOS型容
量を構成した集積回路装置にある。そしてこの第
３の逆導電型領域の底面が半導体基板に比して10
〜104倍程度の高濃度の一導電型領域とPN接合を
有することが好ましい。又、MOS容量も増大さ
せたPN接合容量もいずれもトランジスタ部と厚
い絶縁膜との間の全体を使用しているから理想的
に大きな容量を有する容量素子が得られる。又、
その形成において第３の逆導電型領域よりも高濃
度の一導電型領域がトランジスタ部側に突出する
と、ここの部分がオフセツトとなり動作に支障を
きたすが本発明では深い第２の逆導電型領域の存
在よりそのような懸念はなくなる。又、容量素子
部はトランジスタ部より広い面積を占有する。し
たがつてこの広い面積に設けられる第３の逆導電
型領域がトランジスタ部の第１、第２の逆導電型
領域と同じ様に深く形成したのでは隣りのメモリ
セルとのリツケージが問題となる。しかし本発明
では広い面積となる第３の逆導電型領域は浅いの
で、上記問題は発生しない。一方、トランジスタ
部の逆導電型領域は深いが一般には小さい面積に
しか占有しないから隣りのメモリセルとのリツケ
ージの問題が起こる確率は無視できる。
主面に選択的に設けられた該半導体基体に一部埋
設せる厚い絶縁膜と、該厚い絶縁膜に隣接せる該
半導体基体の活性領域とを具備し、該活性領域に
設けた絶縁ゲート型電界効果トランジスタ部と容
量素子部とをメモリセルとして備えた集積回路に
おいて、前記トランジスタ部はアドレス線と結合
せるゲート電極、該ゲート電極の一方の側の基体
部分に設けられ、デイジツト線に結合せる深い接
合の第１の逆導電型領域および該ゲート電極の他
方の側の基体部分に設けられ前記容量素子部と結
合せる深い接合の第２の逆導電型領域とを有し、
前記容量素子部は、前記トランジスタの前記第
１、第２の逆導電型領域よりも浅い接合をもつて
該第２の逆導電型領域より延在し前記厚い絶縁膜
に接する第３の逆導電型領域と、該第３の逆導電
型領域の底面に接し、前記トランジスタの第２の
逆導電型領域よりも浅く形成されかつ該第２の逆
導電型領域から延在し前記厚い絶縁膜に接する前
記半導体基体より高濃度の一導電型領域とから
PN接合容量を構成し、該一主面上に設けられ該
トランジスタ部より延在し該厚い絶縁膜に接する
薄い絶縁膜と、該薄い絶縁膜上に設けられ該トラ
ンジスタ部側より延在し該厚い絶縁膜上にいたる
電極と、該第３の逆導電型領域とからMOS型容
量を構成した集積回路装置にある。そしてこの第
３の逆導電型領域の底面が半導体基板に比して10
〜104倍程度の高濃度の一導電型領域とPN接合を
有することが好ましい。又、MOS容量も増大さ
せたPN接合容量もいずれもトランジスタ部と厚
い絶縁膜との間の全体を使用しているから理想的
に大きな容量を有する容量素子が得られる。又、
その形成において第３の逆導電型領域よりも高濃
度の一導電型領域がトランジスタ部側に突出する
と、ここの部分がオフセツトとなり動作に支障を
きたすが本発明では深い第２の逆導電型領域の存
在よりそのような懸念はなくなる。又、容量素子
部はトランジスタ部より広い面積を占有する。し
たがつてこの広い面積に設けられる第３の逆導電
型領域がトランジスタ部の第１、第２の逆導電型
領域と同じ様に深く形成したのでは隣りのメモリ
セルとのリツケージが問題となる。しかし本発明
では広い面積となる第３の逆導電型領域は浅いの
で、上記問題は発生しない。一方、トランジスタ
部の逆導電型領域は深いが一般には小さい面積に
しか占有しないから隣りのメモリセルとのリツケ
ージの問題が起こる確率は無視できる。
次にこの発明の特徴をより良く理解するため
に、この発明の実施例につき図を用いて説明す
る。
に、この発明の実施例につき図を用いて説明す
る。
第１図Ａ〜第１図Ｄはこの発明の一実施例を実
現する主たる製造工程における断面図である。こ
の実施例は比抵抗10Ω−cmのＰ型シリコン単結晶
基体１０１の一主表面の活性領域部に選択的にシ
リコン窒化膜（図示しない）を形成し、該窒化膜
をマスクとして表面濃度1016cm-3程度のボロンを
導入して非活性領域部にＰ型領域１０２を形成
し、同時に熱酸化法によりこの部分に1.3μ程度の
厚いシリコン酸化膜１０３を成長する。このよう
なシリコン窒化膜をマスクとする基体の非活性領
域部への厚いシリコン酸化膜１０３の成長は選択
酸化法もしくはフラツトMOS技術と呼ばれ、例
えば特公昭50−1379号公報に詳細があるため、こ
こでの説明は省略される。
現する主たる製造工程における断面図である。こ
の実施例は比抵抗10Ω−cmのＰ型シリコン単結晶
基体１０１の一主表面の活性領域部に選択的にシ
リコン窒化膜（図示しない）を形成し、該窒化膜
をマスクとして表面濃度1016cm-3程度のボロンを
導入して非活性領域部にＰ型領域１０２を形成
し、同時に熱酸化法によりこの部分に1.3μ程度の
厚いシリコン酸化膜１０３を成長する。このよう
なシリコン窒化膜をマスクとする基体の非活性領
域部への厚いシリコン酸化膜１０３の成長は選択
酸化法もしくはフラツトMOS技術と呼ばれ、例
えば特公昭50−1379号公報に詳細があるため、こ
こでの説明は省略される。
選択酸化法を施した試料は次に活性領域部から
シリコン窒化膜を除去し、再度熱酸化処理して活
性領域部に約1500〓のシリコン酸化膜１０４を形
成する。この薄いシリコン酸化膜１０４は絶縁ゲ
ート膜と呼ばれる絶縁膜である。活性領域部は一
部が第１図Ａに示すように厚さ1.5μ程度のフオト
レジスト１０５で被覆され、このレジスト１０５
および厚いシリコン酸化膜１０３をマスクとして
二重にイオン注入が施される。イオン注入は初め
に70KeVで５×1013cm-2のドース量のボロンが注
入され、次に30KeVで1014cm-2の燐が注入され
る。
シリコン窒化膜を除去し、再度熱酸化処理して活
性領域部に約1500〓のシリコン酸化膜１０４を形
成する。この薄いシリコン酸化膜１０４は絶縁ゲ
ート膜と呼ばれる絶縁膜である。活性領域部は一
部が第１図Ａに示すように厚さ1.5μ程度のフオト
レジスト１０５で被覆され、このレジスト１０５
および厚いシリコン酸化膜１０３をマスクとして
二重にイオン注入が施される。イオン注入は初め
に70KeVで５×1013cm-2のドース量のボロンが注
入され、次に30KeVで1014cm-2の燐が注入され
る。
イオン注入後の基体表面には高濃度のＰ型領域
１０６と、該Ｐ型領域の内部含まれるＮ型領域１
０７が形成されている。これらの領域１０６，１
０７はフオトレジストの同一開孔からのイオン注
入で薄いシリコン酸化膜１０４を通過して活性領
域中に選択形成される。薄いシリコン酸化膜１０
４の上面には次に容量素子の電極１０８とMIST
のゲート電極１０９とが選択的に形成される〔第
１図Ｂ〕。
１０６と、該Ｐ型領域の内部含まれるＮ型領域１
０７が形成されている。これらの領域１０６，１
０７はフオトレジストの同一開孔からのイオン注
入で薄いシリコン酸化膜１０４を通過して活性領
域中に選択形成される。薄いシリコン酸化膜１０
４の上面には次に容量素子の電極１０８とMIST
のゲート電極１０９とが選択的に形成される〔第
１図Ｂ〕。
これらの電極１０８，１０９は0.4μを介して対
向する。又、Ｐ型領域１０６およびＮ型領域１０
７の端は電極１０８，１０９の間にある。
向する。又、Ｐ型領域１０６およびＮ型領域１０
７の端は電極１０８，１０９の間にある。
電極１０８，１０９はこれの電極間の活性領域
部への燐導入のマスクとして用いられる。燐導入
は熱拡散法が好適であり、電極１０８，１０９お
よび厚いシリコン酸化膜１０３をマスクとして基
体表面に表面濃度1020cm-3で接合深さ1.5μのＮ型
領域１１０およびデイジツト線となるＮ型領域１
１１を形成する〔第１図Ｃ〕。ここで電極１０８，
１０９の間のＮ型領域１１０はMISTの一方の出
力領域であると共にＮ型領域１０７に結合する結
合部である。又、Ｎ型領域１１１はMISTの他の
出力領域である。Ｎ型領域、１１０，１１１の形
成の後に基体表面には気相成長が施され、一様に
厚さ0.5μ程度のリンガラスを主成分とする層間絶
縁膜１１２が形成される。
部への燐導入のマスクとして用いられる。燐導入
は熱拡散法が好適であり、電極１０８，１０９お
よび厚いシリコン酸化膜１０３をマスクとして基
体表面に表面濃度1020cm-3で接合深さ1.5μのＮ型
領域１１０およびデイジツト線となるＮ型領域１
１１を形成する〔第１図Ｃ〕。ここで電極１０８，
１０９の間のＮ型領域１１０はMISTの一方の出
力領域であると共にＮ型領域１０７に結合する結
合部である。又、Ｎ型領域１１１はMISTの他の
出力領域である。Ｎ型領域、１１０，１１１の形
成の後に基体表面には気相成長が施され、一様に
厚さ0.5μ程度のリンガラスを主成分とする層間絶
縁膜１１２が形成される。
而後、既知の写真蝕刻法を駆使して試料は第１
図Ｄに示すように、Ｎ型領域１１１の上面の開孔
を通して層間絶縁膜１１２の上面を伸びるアルミ
ニウムの電極配線１１３が導出され、且つ基体１
０１の裏面に基体バイアス（SB）を与える基体
電極１１４が導電結合する。この実施例ではマイ
ナスの電圧が印加される。
図Ｄに示すように、Ｎ型領域１１１の上面の開孔
を通して層間絶縁膜１１２の上面を伸びるアルミ
ニウムの電極配線１１３が導出され、且つ基体１
０１の裏面に基体バイアス（SB）を与える基体
電極１１４が導電結合する。この実施例ではマイ
ナスの電圧が印加される。
このように完成された試料は電極１０８とＮ型
領域１０７との間の容量と並列にＮ型領域１０７
と基体電極１１４との間にPN接合による容量を
有する。このPN接合の容量はＮ型領域１０７と
高濃度のＰ型領域１０６とのPN接合容量である
ため容量効果が大きい。この実施例においてはシ
リコン酸化膜１０４を用いた容量が約0.2×10-15
Ｆ／μ2であるのに対し、PN接合容量はほぼ同容
量の約0.2×10-15Ｆ／μ2である。これらの容量は
基体表面に対して縦方向に形成されるため、素子
の占有面積が小さく且つ効率的な容量素子を得
る。
領域１０７との間の容量と並列にＮ型領域１０７
と基体電極１１４との間にPN接合による容量を
有する。このPN接合の容量はＮ型領域１０７と
高濃度のＰ型領域１０６とのPN接合容量である
ため容量効果が大きい。この実施例においてはシ
リコン酸化膜１０４を用いた容量が約0.2×10-15
Ｆ／μ2であるのに対し、PN接合容量はほぼ同容
量の約0.2×10-15Ｆ／μ2である。これらの容量は
基体表面に対して縦方向に形成されるため、素子
の占有面積が小さく且つ効率的な容量素子を得
る。
第２図は上述の実施例の等価回路図である。即
ち、この実施例は、ゲート電極がアドレス線Ｗに
接続し、出力領域の他方がデイジツト線Ｄに接続
するトランジスタＱと、一方の出力領域に負荷す
る絶縁膜を用いた容量CoとPN接合容量CXから成
る容量素子とを含む。容量Coは表面の電極を電
源の低電位端子GNDに接続し、PN接合容量CX
は基体端子SBを基体バイアス源に結合すること
により共に直流電位に固定されて、情報蓄積のた
めの容量として効率の高い電荷蓄積を行う。
ち、この実施例は、ゲート電極がアドレス線Ｗに
接続し、出力領域の他方がデイジツト線Ｄに接続
するトランジスタＱと、一方の出力領域に負荷す
る絶縁膜を用いた容量CoとPN接合容量CXから成
る容量素子とを含む。容量Coは表面の電極を電
源の低電位端子GNDに接続し、PN接合容量CX
は基体端子SBを基体バイアス源に結合すること
により共に直流電位に固定されて、情報蓄積のた
めの容量として効率の高い電荷蓄積を行う。
この図に１ビツトのメモリセルを示したが、こ
の実施例は同一基体の表面に多数ビツトのメモリ
セルを有する集積回路である。又、上記実施例で
は、基板バイアスを印加することによつて、たと
えばデイジツト線等の容量を減少させて、消費電
力の低減し集積回路装置のスピードを高めてい
る。基板バイアスを印加すればメモリーセルの容
量部のPN接合容量も減少するが本発明では一導
電型の高濃度領域を設けてあるからその減少は最
少限に押えることができる。そして本発明は基板
バイアスを印加してもメモリーセルの容量部へは
実質的に影響されず、上記デイジツト線等への効
果がはるかに大であり、全体としてスピードの大
なる集積回路装置が得られることを認識してなさ
れたものである。さらに本発明が対象としている
メモリーセルでは基板バイアスでトランジスタ一
部の閾値電圧以下の状態におけるドレインリーク
電流も減少する。
の実施例は同一基体の表面に多数ビツトのメモリ
セルを有する集積回路である。又、上記実施例で
は、基板バイアスを印加することによつて、たと
えばデイジツト線等の容量を減少させて、消費電
力の低減し集積回路装置のスピードを高めてい
る。基板バイアスを印加すればメモリーセルの容
量部のPN接合容量も減少するが本発明では一導
電型の高濃度領域を設けてあるからその減少は最
少限に押えることができる。そして本発明は基板
バイアスを印加してもメモリーセルの容量部へは
実質的に影響されず、上記デイジツト線等への効
果がはるかに大であり、全体としてスピードの大
なる集積回路装置が得られることを認識してなさ
れたものである。さらに本発明が対象としている
メモリーセルでは基板バイアスでトランジスタ一
部の閾値電圧以下の状態におけるドレインリーク
電流も減少する。
以上この発明の一実施例を示したが、この発明
は実施例に示されない他の材料もしくは導電型領
域を用いても実現される。
は実施例に示されない他の材料もしくは導電型領
域を用いても実現される。
第１図Ａ〜第１図Ｄはこの発明の一実施例の主
要な製造工程におけるそれぞれ断面図、第２図は
第１図の実施例の等価回路図である。図中、１０
１はＰ型シリコン単結晶基体、１０４は薄いシリ
コン酸化膜、１０８は容量素子の電極、１０６は
高濃度のＰ型領域、１０７は容量素子を形成する
Ｎ型領域、１１０は容量素子とトランジスタとを
結合するＮ型領域である。
要な製造工程におけるそれぞれ断面図、第２図は
第１図の実施例の等価回路図である。図中、１０
１はＰ型シリコン単結晶基体、１０４は薄いシリ
コン酸化膜、１０８は容量素子の電極、１０６は
高濃度のＰ型領域、１０７は容量素子を形成する
Ｎ型領域、１１０は容量素子とトランジスタとを
結合するＮ型領域である。
Claims (1)
- １ 一導電型の半導体基体の一主面に選択的に設
けられた該半導体基体に一部埋設せる厚い絶縁膜
と、該厚い絶縁膜に隣接せる該半導体基体の活性
領域とを具備し、該活性領域に設けた絶縁ゲート
型電界効果トランジスタ部と容量素子部とをメモ
リセルとして備えた集積回路において、前記トラ
ンジスタ部はアドレス線と結合せるゲート電極、
該ゲート電極の一方の側の基体部分に設けられ、
デイジツト線に結合せる深い接合の第１の逆導電
型領域および該ゲート電極の他方の側の基体部分
に設けられ前記容量素子部と結合せる深い接合の
第２の逆導電型領域とを有し、前記容量素子部
は、前記トランジスタの前記第１、第２の逆導電
型領域よりも浅い接合をもつて該第２の逆導電型
領域より延在し前記厚い絶縁膜に接する第３の逆
導電型領域と、該第３の逆導電型領域の底面に接
し、前記トランジスタの第２の逆導電型領域より
も浅く形成されかつ該第２の逆導電型領域から延
在し、前記厚い絶縁膜に接する前記半導体基体よ
り高濃度の一導電型領域とからPN接合容量を構
成し、該一主面上に設けられ該トランジスタ部よ
り延在し該厚い絶縁膜に接する薄い絶縁膜と、該
薄い絶縁膜上に設けられ該トランジスタ部側より
延在し該厚い絶縁膜上にいたる電極と、該第３の
逆導電型領域とからMOS型容量を構成したこと
を特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61138937A JPS62115768A (ja) | 1986-06-13 | 1986-06-13 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61138937A JPS62115768A (ja) | 1986-06-13 | 1986-06-13 | 集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56170619A Division JPS57141955A (en) | 1981-10-23 | 1981-10-23 | Integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62115768A JPS62115768A (ja) | 1987-05-27 |
| JPH0441508B2 true JPH0441508B2 (ja) | 1992-07-08 |
Family
ID=15233630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61138937A Granted JPS62115768A (ja) | 1986-06-13 | 1986-06-13 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62115768A (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3387286A (en) * | 1967-07-14 | 1968-06-04 | Ibm | Field-effect transistor memory |
| US3740731A (en) * | 1971-08-02 | 1973-06-19 | Texas Instruments Inc | One transistor dynamic memory cell |
| US3740732A (en) * | 1971-08-12 | 1973-06-19 | Texas Instruments Inc | Dynamic data storage cell |
| DE2320195A1 (de) * | 1972-04-24 | 1973-12-13 | Standard Microsyst Smc | Durch ionenimplantation hergestellter speicherfeldeffekt-transistor mit siliciumbasis |
-
1986
- 1986-06-13 JP JP61138937A patent/JPS62115768A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62115768A (ja) | 1987-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2854815B2 (ja) | 半導体の製造方法 | |
| JP2591927B2 (ja) | Ｄｒａｍセルの製造方法 | |
| JPH02263473A (ja) | 半導体装置及び半導体記憶装置 | |
| JP3272979B2 (ja) | 半導体装置 | |
| JPS6050066B2 (ja) | Ｍｏｓ半導体集積回路装置 | |
| JPH11261020A (ja) | 半導体装置およびその製造方法 | |
| JPH11168202A (ja) | メモリセルおよび該メモリセルを形成する方法 | |
| JP2624709B2 (ja) | 半導体装置の製造方法 | |
| US6380045B1 (en) | Method of forming asymmetric wells for DRAM cells | |
| JPH0441508B2 (ja) | ||
| JPS604595B2 (ja) | 集積回路 | |
| JPH07106436A (ja) | 半導体メモリ装置及びその製造方法 | |
| JPS62213273A (ja) | ダイナミツクランダムアクセスメモリ | |
| KR100275114B1 (ko) | 낮은비트라인커패시턴스를갖는반도체소자및그제조방법 | |
| JPS6131637B2 (ja) | ||
| JP2900717B2 (ja) | 半導体装置 | |
| JPH1174475A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS627152A (ja) | 半導体メモリ | |
| KR100587045B1 (ko) | 반도체 소자의 제조 방법 | |
| JP3085687B2 (ja) | 半導体記憶装置及びその製造方法 | |
| TW463371B (en) | Manufacturing method for DRAM cells | |
| JPH0328071B2 (ja) | ||
| JPS62120067A (ja) | ダイナミツクランダムアクセスメモリセル | |
| JPH1187530A (ja) | 半導体装置およびその製造方法 | |
| KR910007781B1 (ko) | 반도체 메모리 제조방법 |