JPH0328071B2 - - Google Patents
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- Publication number
- JPH0328071B2 JPH0328071B2 JP56073546A JP7354681A JPH0328071B2 JP H0328071 B2 JPH0328071 B2 JP H0328071B2 JP 56073546 A JP56073546 A JP 56073546A JP 7354681 A JP7354681 A JP 7354681A JP H0328071 B2 JPH0328071 B2 JP H0328071B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- film
- memory cell
- semiconductor region
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はMOS半導体装置の製造法に関し、主
にダイナミツクMOSメモリ半導体装置における
メモリ素子を対象とする。
にダイナミツクMOSメモリ半導体装置における
メモリ素子を対象とする。
従来の1MOS／セル方式のダイナミツクメモリ
半導体装置においてメモリ素子（セル）の素子分
離にLOCOS（低温選択酸化法）方式による酸化膜
を使用している。このLOCOS方式酸化膜はSi基
板の表面に薄い酸化膜（SiO2）を介して形成し
た窒化膜（Si3N4）をマスクとして選択的に低温
酸化を行なうことによつて厚いフイールド酸化膜
を形成するものであるが酸化膜の周縁部が酸化マ
スク下のまで食いこむためパターニング後の寸法
変換が大きく、メモリセルサイズの縮小に伴ない
活性領域が相対的に小さくなることが欠点であ
る。
半導体装置においてメモリ素子（セル）の素子分
離にLOCOS（低温選択酸化法）方式による酸化膜
を使用している。このLOCOS方式酸化膜はSi基
板の表面に薄い酸化膜（SiO2）を介して形成し
た窒化膜（Si3N4）をマスクとして選択的に低温
酸化を行なうことによつて厚いフイールド酸化膜
を形成するものであるが酸化膜の周縁部が酸化マ
スク下のまで食いこむためパターニング後の寸法
変換が大きく、メモリセルサイズの縮小に伴ない
活性領域が相対的に小さくなることが欠点であ
る。
第１図はLOCOS方式により製造された1MOS
型ダイナミツク装置のメモリセルを断面図で示す
ものでＱ１は転送用のＮチヤネルMOSFET、Cs
は電荷蓄積容量部であり第２図は第１図の等価回
路図である。
型ダイナミツク装置のメモリセルを断面図で示す
ものでＱ１は転送用のＮチヤネルMOSFET、Cs
は電荷蓄積容量部であり第２図は第１図の等価回
路図である。
第１図において、１はＰ型Si基板、２は
LOCOS方式によりフイールド酸化膜、３はゲー
ト絶縁膜、４はN+ソース、５はN+ドレイン、６
はポリSiゲート、７はVCCに接続するポリSi層で
メモリセルの電荷蓄積容量部Csの上部電極とな
る。
LOCOS方式によりフイールド酸化膜、３はゲー
ト絶縁膜、４はN+ソース、５はN+ドレイン、６
はポリSiゲート、７はVCCに接続するポリSi層で
メモリセルの電荷蓄積容量部Csの上部電極とな
る。
このような1MOS型メモリセルでの問題点は以
下のようなものである。
下のようなものである。
(1) Cs（蓄積容量）が集積度の向上により減少す
る。
る。
(2) Csの上部電極がVCCではVCC電位の変動の影
響を受け易い。
響を受け易い。
(3) α線によるソフトエラーに影響を受け易い。
上記(1)については、フイールド酸化工程で酸化
膜が酸化マスクの下にまで食い込むためシユリン
ク則以上にCsの減少が大きい。上記(2)及び(3)に
ついてはC3を形成する電極下にそれぞれN+、P+
層を設けることが有効である。
膜が酸化マスクの下にまで食い込むためシユリン
ク則以上にCsの減少が大きい。上記(2)及び(3)に
ついてはC3を形成する電極下にそれぞれN+、P+
層を設けることが有効である。
本発明の目的は、前述した1MOS型メモリセル
の問題点を解決する製法を提供することである。
の問題点を解決する製法を提供することである。
以下本発明を1MOS型メモリセルの電荷蓄積容
量部（Cs）の製造プロセスに適用した場合の実
施例にそつて第３図ａ〜ｅを参照しながら説明す
る。
量部（Cs）の製造プロセスに適用した場合の実
施例にそつて第３図ａ〜ｅを参照しながら説明す
る。
(a) Ｐ型Si基板１０の表面のメモリセルとなるべ
き領域において、ゲート酸化により酸化膜１１
を膜厚500Å程度に形成し、さらにその上に
S1O2を500Å厚にデポジツトし、ホトエツチに
よつて素子分離領域となるSiO2膜１２を形成
する。このSiO2膜１２はレジストマスクでパ
ターニングするものであるため従来のLOCOS
方式の場合のような基板表面への酸化膜の食い
込みが少なく、Csを大きくとることができる。
き領域において、ゲート酸化により酸化膜１１
を膜厚500Å程度に形成し、さらにその上に
S1O2を500Å厚にデポジツトし、ホトエツチに
よつて素子分離領域となるSiO2膜１２を形成
する。このSiO2膜１２はレジストマスクでパ
ターニングするものであるため従来のLOCOS
方式の場合のような基板表面への酸化膜の食い
込みが少なく、Csを大きくとることができる。
(b) 周辺回路及びメモリセルの転送部、完成ゲー
ト部をホトレジスト膜１３で覆い、蓄積容量部
（Cs）となる部分のホトレジストを取除く。こ
のホトレジスト膜とと前記SiO2膜１２をマス
クとしてボロン(B)イオン打込み（〜150Ke〜５
×1012／cm2程度）を行なう。このボロン打ち込
みは素子分離の寄生MOS効果を防ぐために行
なうものである。打込エネルギはSiO2膜１２
の部分ではSi表面から浅く入り寄生MOS効果
を有効に防止できる。一方SiO2膜１２がない
領域では深く入る。この領域では深く入るため
α線により発生する電子の有効なバリアとな
る。
ト部をホトレジスト膜１３で覆い、蓄積容量部
（Cs）となる部分のホトレジストを取除く。こ
のホトレジスト膜とと前記SiO2膜１２をマス
クとしてボロン(B)イオン打込み（〜150Ke〜５
×1012／cm2程度）を行なう。このボロン打ち込
みは素子分離の寄生MOS効果を防ぐために行
なうものである。打込エネルギはSiO2膜１２
の部分ではSi表面から浅く入り寄生MOS効果
を有効に防止できる。一方SiO2膜１２がない
領域では深く入る。この領域では深く入るため
α線により発生する電子の有効なバリアとな
る。
(c) 次いで同じマスクを使用してヒ素（As）を
打込む（〜80KeV〜３×1012／cm2程度）。Asは
ポロンより浅く入るためAsが打込まれたSi表
面はＮ型となる。
打込む（〜80KeV〜３×1012／cm2程度）。Asは
ポロンより浅く入るためAsが打込まれたSi表
面はＮ型となる。
(d) ここでレジストを除去し、アニールを行なう
ことによりＳ基板表面に深いP+層１４と浅い
N+層１５とでP+N+接合が形成される。
ことによりＳ基板表面に深いP+層１４と浅い
N+層１５とでP+N+接合が形成される。
(e) この後、表面にゲート及び上部電極となるポ
リSi層１６を4000Å程度に形成することによ
り、メモリセルの蓄積容量部Csが完成する。
リSi層１６を4000Å程度に形成することによ
り、メモリセルの蓄積容量部Csが完成する。
1MOS型ダイナミツクメモリセルの製造プロセ
スは下記の工程により行われる。
スは下記の工程により行われる。
No.１ 基板変化
２ ナイトライドデポジシヨン
３ ホツトエツチ（ナイトライド加工）
４ イオン打込（ボロン）
５ レジスト除去
６ フイールド酸化
７ ナイトライド除去 …(a)
８ SiO2１２デポ（4000Å）
９ SiO2ホツトエツチ
10 ゲート酸化 …(b)
11 レジスト１３パターニング
12 ボロン打込 100KeV1×1012／cm2
13 As打込 80KeV1×1013／cm2 …(c)
14 レジスト除去
15 ポリSi（N+ポリSi）
１６デポジシヨン
16 ポリSi１６ホトエツチ
17 N+層形成 …(d)
18 層間酸化膜２０デポジシヨン ……(e)
No.19 コンタクトホールホトエツチ
20 Al蒸着
21 Alホトエツチ
22 保護膜デポジシヨン ……(f)
上記No.１〜No.７はメモリセル以外（例えば周辺
回路）の素子分離形成のためのLOCOS工程であ
る。
回路）の素子分離形成のためのLOCOS工程であ
る。
上記No.８〜No.12はメモリセル部素子分離形成の
ための工程であり、第３図ａ〜ｅで詳しく説明し
た。
ための工程であり、第３図ａ〜ｅで詳しく説明し
た。
上記No.15以下はメモリセルのMOSFET形成の
ための工程である。
ための工程である。
第４図は完成した1MOS型ダイナミツクメモリ
セルの要部を示すものであり、同図の１７はポリ
Siゲート電極、１８，１９はソース、ドレイン、
２０は層間絶縁膜、２１はAl配線である。
セルの要部を示すものであり、同図の１７はポリ
Siゲート電極、１８，１９はソース、ドレイン、
２０は層間絶縁膜、２１はAl配線である。
次に前記No.１〜No.22に従つた1MOSダイナミツ
クメモリの製造工程を、第５図ａ〜ｆに周辺回路
部のMOSとメモリセル部のMOSの断面構造を用
いて説明する。まず同図の側が周辺回路部の
MOS（LOCOS構造）で側がメモリセル部であ
る。第５図ａに示されるように前記した製造プロ
セスNo.１〜No.７によつて基板１０上にフイールド
酸化膜が形成される。そして、同図ｂに示される
ように前記したプロセスNo.８〜No.10によつて
SiO2１２が形成される。次に同図ｃのように、
プロセスNo.11〜No.13によつて、メモリセル部にフ
オトレジスト１３をマスクとして基板１０表面に
ボロン及びヒ素をイオン打ち込みする。次に同図
ｄのように、プロセスNo.14〜No.17によつて周辺回
路部及びメモリセル部にポリSi層１６を選択的に
形成すると共にソース、ドレイン領域を形成す
る。そして、第５図ｅのように、プロセスNo.18に
よつて層間絶縁膜２０を形成する。次に同図ｆの
ように、プロセスNo.19〜No.22によつて、周辺回路
部のMOSへのソース、ドレイン電極となるAl電
極２１及び最終保護膜２５（フアイナルパツシベ
ーシヨン）を形成する。
クメモリの製造工程を、第５図ａ〜ｆに周辺回路
部のMOSとメモリセル部のMOSの断面構造を用
いて説明する。まず同図の側が周辺回路部の
MOS（LOCOS構造）で側がメモリセル部であ
る。第５図ａに示されるように前記した製造プロ
セスNo.１〜No.７によつて基板１０上にフイールド
酸化膜が形成される。そして、同図ｂに示される
ように前記したプロセスNo.８〜No.10によつて
SiO2１２が形成される。次に同図ｃのように、
プロセスNo.11〜No.13によつて、メモリセル部にフ
オトレジスト１３をマスクとして基板１０表面に
ボロン及びヒ素をイオン打ち込みする。次に同図
ｄのように、プロセスNo.14〜No.17によつて周辺回
路部及びメモリセル部にポリSi層１６を選択的に
形成すると共にソース、ドレイン領域を形成す
る。そして、第５図ｅのように、プロセスNo.18に
よつて層間絶縁膜２０を形成する。次に同図ｆの
ように、プロセスNo.19〜No.22によつて、周辺回路
部のMOSへのソース、ドレイン電極となるAl電
極２１及び最終保護膜２５（フアイナルパツシベ
ーシヨン）を形成する。
本発明によれば、素子分離領域をデポジシヨン
により形成した半導体酸化膜を利用するものであ
るから、LOCOS方式のような酸化膜の食い込み
がなく、限られたスペースで蓄積容量部を広くと
ることができ、このデポジシヨンによる酸化膜を
マスクとしてSi基板表面に不純物を選択的に導入
することによりP+N+層を形成するものであるか
ら、蓄積容量部の電極としてもVCC電位の変動を
防止できるとともにα線防止にも有効であり、前
記発明の目的が達成できる。
により形成した半導体酸化膜を利用するものであ
るから、LOCOS方式のような酸化膜の食い込み
がなく、限られたスペースで蓄積容量部を広くと
ることができ、このデポジシヨンによる酸化膜を
マスクとしてSi基板表面に不純物を選択的に導入
することによりP+N+層を形成するものであるか
ら、蓄積容量部の電極としてもVCC電位の変動を
防止できるとともにα線防止にも有効であり、前
記発明の目的が達成できる。
本発明は高集積メモリセルの製造に特に有効で
ある。
ある。
本発明は前記実施例に限定されず、例えば導電
型の変更、絶縁膜、導体膜の変更等で種々の変形
例を有するものである。
型の変更、絶縁膜、導体膜の変更等で種々の変形
例を有するものである。
第１図はMOSメモリの従来例を示す断面図、
第２図は第１図に等価の回路図、第３図ａ〜ｅは
本発明によるMOSメモリ要部の製造プロセスの
一実施例の工程断面図、第４図は本発明による
MOSメモリの一実施例の断面図、第５図ａ〜ｆ
は本発明による1MOSダイナミツクメモリの製造
工程を示す工程断面図である。 １……Ｐ型Si基板、２……LOCOS方式による
フイールド酸化膜、３……ゲート酸化膜、４……
ソース、５……ドレイン、６……ポリSiゲート、
７……Csの上部電極、１０……Ｐ型Si基板、１
１……ゲート酸化膜、１２……フイールド酸化
膜、１３……ホトレジスト、１４……P+層、１
５……N+層、１６……ポリSi層、１８……ソー
ス、１９……ドレイン、２０……層間絶縁膜、２
１……Al膜、２５……保護膜。
第２図は第１図に等価の回路図、第３図ａ〜ｅは
本発明によるMOSメモリ要部の製造プロセスの
一実施例の工程断面図、第４図は本発明による
MOSメモリの一実施例の断面図、第５図ａ〜ｆ
は本発明による1MOSダイナミツクメモリの製造
工程を示す工程断面図である。 １……Ｐ型Si基板、２……LOCOS方式による
フイールド酸化膜、３……ゲート酸化膜、４……
ソース、５……ドレイン、６……ポリSiゲート、
７……Csの上部電極、１０……Ｐ型Si基板、１
１……ゲート酸化膜、１２……フイールド酸化
膜、１３……ホトレジスト、１４……P+層、１
５……N+層、１６……ポリSi層、１８……ソー
ス、１９……ドレイン、２０……層間絶縁膜、２
１……Al膜、２５……保護膜。
Claims (1)
- １ 半導体基体の第１導電型の第１半導体領域の
一主面に熱酸化膜を形成し、この熱酸化膜上に容
量素子間を分離するための絶縁膜をデポジシヨン
法により選択的に形成し、前記デポジシヨン法に
より形成された絶縁膜をマスクとして前記第１半
導体領域の一主面に前記熱酸化膜を通して第２導
電型の不純物を導入して前記容量素子の一電極と
なる第２半導体領域を形成し、その後前記第２導
電型の第２半導体領域上に前記容量素子の他の電
極となる導体層を形成する工程を有することを特
徴とする半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56073546A JPS57188866A (en) | 1981-05-18 | 1981-05-18 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56073546A JPS57188866A (en) | 1981-05-18 | 1981-05-18 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57188866A JPS57188866A (en) | 1982-11-19 |
| JPH0328071B2 true JPH0328071B2 (ja) | 1991-04-17 |
Family
ID=13521334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56073546A Granted JPS57188866A (en) | 1981-05-18 | 1981-05-18 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57188866A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022361A (ja) * | 1983-07-19 | 1985-02-04 | Nec Corp | Ｍｉｓ型半導体記憶装置の製造方法 |
| US4570331A (en) * | 1984-01-26 | 1986-02-18 | Inmos Corporation | Thick oxide field-shield CMOS process |
| JPH06105774B2 (ja) * | 1987-11-17 | 1994-12-21 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333053A (en) * | 1976-09-09 | 1978-03-28 | Toshiba Corp | Production of semiconductor device |
| JPS55141750A (en) * | 1979-04-23 | 1980-11-05 | Nec Corp | Insulated gate type semiconductor device |
-
1981
- 1981-05-18 JP JP56073546A patent/JPS57188866A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57188866A (en) | 1982-11-19 |
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