JPH0441512B2 - - Google Patents
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- JPH0441512B2 JPH0441512B2 JP58199368A JP19936883A JPH0441512B2 JP H0441512 B2 JPH0441512 B2 JP H0441512B2 JP 58199368 A JP58199368 A JP 58199368A JP 19936883 A JP19936883 A JP 19936883A JP H0441512 B2 JPH0441512 B2 JP H0441512B2
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- JP
- Japan
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- region
- conductivity type
- type
- field effect
- protection diode
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、同一の半導体基板にMOS電界効果
トランジスタとMOS電界効果トランジスタのゲ
ートの保護ダイオードを一体形成した半導体装置
に関する。
トランジスタとMOS電界効果トランジスタのゲ
ートの保護ダイオードを一体形成した半導体装置
に関する。
従来例の構成とその問題点
MOS電界効果トランジスタに用いられるゲー
ト酸化膜は通常250〓〜1000〓と非常に薄くその
破壊耐圧も20V〜70V程度しかなく、サージ電圧
によつてゲートが破壊されやすい。従つて、通
常、ゲートとソース又はゲートとドレインの間
に、酸化膜の破壊耐圧以下でブレイク・ダウンす
る保護ダイオードを挿入することが一般に行なわ
れている。
ト酸化膜は通常250〓〜1000〓と非常に薄くその
破壊耐圧も20V〜70V程度しかなく、サージ電圧
によつてゲートが破壊されやすい。従つて、通
常、ゲートとソース又はゲートとドレインの間
に、酸化膜の破壊耐圧以下でブレイク・ダウンす
る保護ダイオードを挿入することが一般に行なわ
れている。
保護ダイオードは、通常MOS電界効果トラン
ジスタと同一基板上に一体形成される。保護ダイ
オードの形成によりゲート酸化膜は保護されるも
のの、ソース・ドレイン間の耐圧等が寄生バイポ
ーラトランジスタ効果により大幅に低下する現象
が発生し、MOS電界効果トランジスタの性能を
十分に引き出せなかつた。
ジスタと同一基板上に一体形成される。保護ダイ
オードの形成によりゲート酸化膜は保護されるも
のの、ソース・ドレイン間の耐圧等が寄生バイポ
ーラトランジスタ効果により大幅に低下する現象
が発生し、MOS電界効果トランジスタの性能を
十分に引き出せなかつた。
第１図は、従来のDSA（デイフユージヨンセル
フアライン）型MOS電界効果トランジスタとゲ
ートの保護ダイオードを同一基板上に一体形成し
た半導体装置の半工程断面図である。
フアライン）型MOS電界効果トランジスタとゲ
ートの保護ダイオードを同一基板上に一体形成し
た半導体装置の半工程断面図である。
第１図ａは、Ｎ型半導体基板１の表面に形成さ
れたゲート酸化膜２上に、選択的にゲート電極３
を作る工程、しかる後にＰ型チヤンネル形成領域
４及び保護ダイオードのＰ型ベース領域５を同時
に形成する工程である。
れたゲート酸化膜２上に、選択的にゲート電極３
を作る工程、しかる後にＰ型チヤンネル形成領域
４及び保護ダイオードのＰ型ベース領域５を同時
に形成する工程である。
Ｐ型チヤンネル形成領域４及び保護ダイオード
のＰ型ベース領域５は、１×1013〜１×1014
atms／cm2程度B+等のイオン注入及びその後の熱
拡散によつて所定の深さになる様に形成される。
のＰ型ベース領域５は、１×1013〜１×1014
atms／cm2程度B+等のイオン注入及びその後の熱
拡散によつて所定の深さになる様に形成される。
第１図ｂは、レジスタ６を選択的に開口し、
As等のイオンを注入する工程である。この結果、
MOS電界効果トランジスタのＮ型ソース注入領
域７と、保護ダイオードのＮ型エミツタ注入領域
８−１，８−２が同時形成される。ここで用いら
れるAs等のイオンの注入量は、３×1015atms／
cm2程度と非常に高濃度であり、ソース抵抗を十分
に低下させるのに必要である。
As等のイオンを注入する工程である。この結果、
MOS電界効果トランジスタのＮ型ソース注入領
域７と、保護ダイオードのＮ型エミツタ注入領域
８−１，８−２が同時形成される。ここで用いら
れるAs等のイオンの注入量は、３×1015atms／
cm2程度と非常に高濃度であり、ソース抵抗を十分
に低下させるのに必要である。
第１図ｃは、拡散によりＮ型ソース領域９及び
Ｎ型エミツタ領域１０−１，１０−２を形成する
工程、CVD等の方法によりSio211を表面に堆積
する工程、選択的にコンタクト窓明けし、ソース
電極１２、エミツタ電極１３−１，１３−２を形
成する工程である。エミツタ電極１３−１はソー
ス電極１２と、又エミツタ電極１３−２は、ゲー
ト電極３とそれぞれ接続され、保護ダイオードと
して動作する。
Ｎ型エミツタ領域１０−１，１０−２を形成する
工程、CVD等の方法によりSio211を表面に堆積
する工程、選択的にコンタクト窓明けし、ソース
電極１２、エミツタ電極１３−１，１３−２を形
成する工程である。エミツタ電極１３−１はソー
ス電極１２と、又エミツタ電極１３−２は、ゲー
ト電極３とそれぞれ接続され、保護ダイオードと
して動作する。
又、第１図ｃは示していないが、Ｐ型のチヤン
ネル形成領域４とＮ型ソース領域９は、チヤンネ
ル電位を安定に保つ為に、同電位となる様に接続
される。第１図ｃのＧ，Ｓ，Ｄはそれぞれゲート
端子、ソース端子、ドレイン端子を示す。
ネル形成領域４とＮ型ソース領域９は、チヤンネ
ル電位を安定に保つ為に、同電位となる様に接続
される。第１図ｃのＧ，Ｓ，Ｄはそれぞれゲート
端子、ソース端子、ドレイン端子を示す。
第２図に、保護ダイオードによる寄生バイポー
ラトランジスタの構成図を示す。この場合２個の
寄生バイポーラトランジスタTr1とTr2が形成さ
れる。寄生バイポーラトランジスタTr1とTr2は
同一形状であるのでTr1を例にとり、従来の半導
体装置における寄生バイポーラトランジスタによ
る耐圧低下の問題点を説明する。
ラトランジスタの構成図を示す。この場合２個の
寄生バイポーラトランジスタTr1とTr2が形成さ
れる。寄生バイポーラトランジスタTr1とTr2は
同一形状であるのでTr1を例にとり、従来の半導
体装置における寄生バイポーラトランジスタによ
る耐圧低下の問題点を説明する。
MOS電界効果トランジスタを動作させる場合、
通常ソース端子Ｓは接地し、ゲート端子Ｇは＋
3V〜＋10V前後、ドレイン端子Ｄには＋40V〜
50V程度のバイアスを加える。従つて第２図のソ
ース端子Ｓとドレイン端子Ｄの間には、40V〜
50Vのバイアスが加わる。Ｎ型エミツタ領域１０
−１をエミツタ、Ｐ型ベース領域５をベース、Ｎ
型半導体基板１をコレクターとする寄生バイポー
ラトランジスタTr1において、Ｐ型ベース領域５
とＮ型半導体基板１の間の耐圧をBVCBO，Ｎ型エ
ミツタ領域１０−１とＮ型半導体基板１との耐圧
（Ｎ型エミツタ領域１０−１を接地した場合を）
BVCEO、電流増幅率をhFEとすると、 なる関係が成立する。従つてBVCBO＝100V，hFE
＝40とすると、BVCEO＝39.8Vと低下してしまう。
MOS電界効果トランジスタ本体のソースとドレ
イン間耐圧はBVCBO（この場合100V）と一致する
はずであるが、保護ダイオードを形成したことに
より、ソース・ドレイン間の耐圧は、39.8Vとな
り、本来の耐圧の1/2以下の値しか得られず、
MOS電界効果トランジスタを大電力動作させる
ことは極めて困難であつた。
通常ソース端子Ｓは接地し、ゲート端子Ｇは＋
3V〜＋10V前後、ドレイン端子Ｄには＋40V〜
50V程度のバイアスを加える。従つて第２図のソ
ース端子Ｓとドレイン端子Ｄの間には、40V〜
50Vのバイアスが加わる。Ｎ型エミツタ領域１０
−１をエミツタ、Ｐ型ベース領域５をベース、Ｎ
型半導体基板１をコレクターとする寄生バイポー
ラトランジスタTr1において、Ｐ型ベース領域５
とＮ型半導体基板１の間の耐圧をBVCBO，Ｎ型エ
ミツタ領域１０−１とＮ型半導体基板１との耐圧
（Ｎ型エミツタ領域１０−１を接地した場合を）
BVCEO、電流増幅率をhFEとすると、 なる関係が成立する。従つてBVCBO＝100V，hFE
＝40とすると、BVCEO＝39.8Vと低下してしまう。
MOS電界効果トランジスタ本体のソースとドレ
イン間耐圧はBVCBO（この場合100V）と一致する
はずであるが、保護ダイオードを形成したことに
より、ソース・ドレイン間の耐圧は、39.8Vとな
り、本来の耐圧の1/2以下の値しか得られず、
MOS電界効果トランジスタを大電力動作させる
ことは極めて困難であつた。
発明の目的
本発明の目的は、同一半導体基板にMOS電界
効果トランジスタとゲートの保護ダイオードを一
体形成した構成において、保護ダイオードによる
耐圧の低下のない優れた半導体装置を提供するこ
とにある。
効果トランジスタとゲートの保護ダイオードを一
体形成した構成において、保護ダイオードによる
耐圧の低下のない優れた半導体装置を提供するこ
とにある。
発明の構成
本発明は、同一半導体基板にMOS電界効果ト
ランジスタとゲートの保護ダイオードを一体形成
した構成において、保護ダイオードにより発生す
る寄生バイポーラトランジスタのエミツタ領域中
の単位面積当りの不純物量が、ベース領域中の単
位面積当りの不純物量以下であることを特徴とす
る。さらに本発明は、MOS電界効果トランジス
タのソース領域中の単位面積当りの不純物量が、
保護ダイオードのエミツタ領域中の単位面積当り
の不純物量以上であることを特徴とする。
ランジスタとゲートの保護ダイオードを一体形成
した構成において、保護ダイオードにより発生す
る寄生バイポーラトランジスタのエミツタ領域中
の単位面積当りの不純物量が、ベース領域中の単
位面積当りの不純物量以下であることを特徴とす
る。さらに本発明は、MOS電界効果トランジス
タのソース領域中の単位面積当りの不純物量が、
保護ダイオードのエミツタ領域中の単位面積当り
の不純物量以上であることを特徴とする。
実施例の説明
第３図は本発明の半導体装置の一実施例を示す
半工程断面構造図である。第３図において、第１
図及び第２図と等価な構成部分には同一の参照番
号及び記号を付して示す。
半工程断面構造図である。第３図において、第１
図及び第２図と等価な構成部分には同一の参照番
号及び記号を付して示す。
第３図ａは、第１図ａと全く同じ工程で、Ｎ型
半導体基板１に、ゲート酸化膜２、ゲート電極
３、Ｐ型チヤンネル形成領域４、Ｐ型ベース領域
５がそれぞれ形成される。ゲート電極３は、多結
晶Si又は高融点金属材料等で形成されれば良い。
半導体基板１に、ゲート酸化膜２、ゲート電極
３、Ｐ型チヤンネル形成領域４、Ｐ型ベース領域
５がそれぞれ形成される。ゲート電極３は、多結
晶Si又は高融点金属材料等で形成されれば良い。
第３図ｂは、MOS電界効果トランジスタのソ
ース領域のみにレジスト１４の開口部を設けＮ型
ソース注入領域７をASイオン等の注入によつて
形成する工程である。注入量はソース抵抗及びイ
オン抵抗を下げる為、３×1015atms／cm2程度と
高濃度である。この工程で、保護ダイオードのエ
ミツタを形成する領域への注入は、レジスト１４
で覆う為全く行なわれない。
ース領域のみにレジスト１４の開口部を設けＮ型
ソース注入領域７をASイオン等の注入によつて
形成する工程である。注入量はソース抵抗及びイ
オン抵抗を下げる為、３×1015atms／cm2程度と
高濃度である。この工程で、保護ダイオードのエ
ミツタを形成する領域への注入は、レジスト１４
で覆う為全く行なわれない。
第３図ｃは、拡散によりＮ型ソース領域９を形
成する工程、保護ダイオードのエミツタを形成す
る領域にレジスト１５の開口部を設け、低濃度Ｎ
型エミツタ注入領域１６−１，１６−２を、As
又はＰ等のイオン注入によつて形成する工程であ
る。注入量は、１×1012〜１×1014atms／cm2程度
と非常に低濃度である。この場合、低濃度Ｎ型エ
ミツタ注入領域１６−１，１６−２の形成時に、
Ｎ型ソース領域９上のレジスタ１５が開口されて
おり、Ｎ型不純物がＮ型ソース領域９に入っても
良い。又、拡散によるＮ型ソース領域９の形成
は、低濃度Ｎ型エミツタ注入領域１６−１，１６
−２の形成の後、行なつても良い。
成する工程、保護ダイオードのエミツタを形成す
る領域にレジスト１５の開口部を設け、低濃度Ｎ
型エミツタ注入領域１６−１，１６−２を、As
又はＰ等のイオン注入によつて形成する工程であ
る。注入量は、１×1012〜１×1014atms／cm2程度
と非常に低濃度である。この場合、低濃度Ｎ型エ
ミツタ注入領域１６−１，１６−２の形成時に、
Ｎ型ソース領域９上のレジスタ１５が開口されて
おり、Ｎ型不純物がＮ型ソース領域９に入っても
良い。又、拡散によるＮ型ソース領域９の形成
は、低濃度Ｎ型エミツタ注入領域１６−１，１６
−２の形成の後、行なつても良い。
第３図ｄは、拡散により低濃度Ｎ型エミツタ領
域１７−１，１７−２を形成する工程、及び電極
形成の工程で、第１図ｃと同様にMOS電界効果
トランジスタと保護ダイオードの各電極がそれぞ
れ接続される。
域１７−１，１７−２を形成する工程、及び電極
形成の工程で、第１図ｃと同様にMOS電界効果
トランジスタと保護ダイオードの各電極がそれぞ
れ接続される。
第３図に示した本発明の半導体装置によれば、
低濃度Ｎ型エミツタ領域１７−１，１７−２とＮ
型ソース領域９の濃度は各々独立に設定され、し
かもＮ型ソース領域９の単位面積当りの不純物量
は、低濃度Ｎ型エミツタ領域１７−１，１７−２
より１桁から３桁高い。したがつて、MOS電界
効果トランジスタのソース抵抗及びオン抵抗の上
昇はなく、本来のトランジスタ特性を引き出し得
る。
低濃度Ｎ型エミツタ領域１７−１，１７−２とＮ
型ソース領域９の濃度は各々独立に設定され、し
かもＮ型ソース領域９の単位面積当りの不純物量
は、低濃度Ｎ型エミツタ領域１７−１，１７−２
より１桁から３桁高い。したがつて、MOS電界
効果トランジスタのソース抵抗及びオン抵抗の上
昇はなく、本来のトランジスタ特性を引き出し得
る。
一方、保護ダイオードにより発生した寄生バイ
ポーラトランジスタは、低濃度Ｎ型エミツタ領域
１７−１，１７−２の単位面積当りの不純物量が
１×1012〜１×1014atms／cm2であり、Ｐ型ベース
領域５の不純物量１×1013〜１×1014atms／cm2に
比べ同等又は１桁低いのでエミツター注入効率が
大幅に下がり、電流増幅率（hFE）を１以下にす
ることができる。電流増幅率（hFE）が１以下に
なれば、前述した様なhFEによるBVCEOの低下は
なく、BVCEOBVCBOが得られ、保護ダイオード
を付加したことによる耐圧の低下は全くない。保
護ダイオードのＰ型ベース領域５への不純物の注
入量を２×1013atms／cm2とし、低濃度Ｎ型エミ
ツタ１６−１，１６−２への不純物の注入量を１
×1013atms／cm2で形成した場合、寄生バイポー
ラトランジスタのhFEの値をほぼ１にすることが
できた。
ポーラトランジスタは、低濃度Ｎ型エミツタ領域
１７−１，１７−２の単位面積当りの不純物量が
１×1012〜１×1014atms／cm2であり、Ｐ型ベース
領域５の不純物量１×1013〜１×1014atms／cm2に
比べ同等又は１桁低いのでエミツター注入効率が
大幅に下がり、電流増幅率（hFE）を１以下にす
ることができる。電流増幅率（hFE）が１以下に
なれば、前述した様なhFEによるBVCEOの低下は
なく、BVCEOBVCBOが得られ、保護ダイオード
を付加したことによる耐圧の低下は全くない。保
護ダイオードのＰ型ベース領域５への不純物の注
入量を２×1013atms／cm2とし、低濃度Ｎ型エミ
ツタ１６−１，１６−２への不純物の注入量を１
×1013atms／cm2で形成した場合、寄生バイポー
ラトランジスタのhFEの値をほぼ１にすることが
できた。
本発明の半導体装置の一実施例として、ゲート
とソース間の正負電圧の両方向に対して保護する
双方向保護ダイオードを例にとつて説明を加えた
が、保護ダイオードがMOS電界効果トランジス
タのソース電極と接続されておらず、ゲートとド
レイン間の単方向のみを保護する単方向保護ダイ
オードでも同様の効果があることは明らかであ
る。又、ＮチヤンネルのNOS電界効果トランジ
スタを本発明の半導体装置の一実施例として説明
を加えたがＰチヤンネルのMOS電界効果トラン
ジスタでも同様の効果があることは言うまでな
い。
とソース間の正負電圧の両方向に対して保護する
双方向保護ダイオードを例にとつて説明を加えた
が、保護ダイオードがMOS電界効果トランジス
タのソース電極と接続されておらず、ゲートとド
レイン間の単方向のみを保護する単方向保護ダイ
オードでも同様の効果があることは明らかであ
る。又、ＮチヤンネルのNOS電界効果トランジ
スタを本発明の半導体装置の一実施例として説明
を加えたがＰチヤンネルのMOS電界効果トラン
ジスタでも同様の効果があることは言うまでな
い。
発明の効果
本発明により次の様な効果がもたらされる。
(1) 保護ダイオードによる寄生バイポーラトラン
ジスタの電流増幅率を１以下にできるので、保
護ダイオードを付加したことによるソースとド
レイン間の耐圧低下がない。
ジスタの電流増幅率を１以下にできるので、保
護ダイオードを付加したことによるソースとド
レイン間の耐圧低下がない。
(2) MOS電界効果トランジスタのソース領域は、
保護ダイオードのエミツタ領域より濃度が高く
設定されるので、ソース抵抗及びオン抵抗の上
昇がない。
保護ダイオードのエミツタ領域より濃度が高く
設定されるので、ソース抵抗及びオン抵抗の上
昇がない。
第１図ａ〜ｃは従来の半導体装置を示す半工程
断面図、第２図は保護ダイオードによる寄生バイ
ポーラトランジスタの構成図、第３図ａ〜ｄは本
発明の半導体装置の一実施例を示す半工程断面図
である。 １……Ｎ型半導体基板、２……ゲート酸化膜、
３……ゲート電極、４……Ｐ型チヤンネル形成領
域、５……Ｐ型ベース領域、９……Ｎ型ソース領
域、１０−１，１０−２……Ｎ型エミツタ領域、
１４，１５……レジスト、１６−１，１６−２…
…低濃度Ｎ型エミツタ注入領域、１７−１，１７
−２……低濃度Ｎ型エミツタ領域。
断面図、第２図は保護ダイオードによる寄生バイ
ポーラトランジスタの構成図、第３図ａ〜ｄは本
発明の半導体装置の一実施例を示す半工程断面図
である。 １……Ｎ型半導体基板、２……ゲート酸化膜、
３……ゲート電極、４……Ｐ型チヤンネル形成領
域、５……Ｐ型ベース領域、９……Ｎ型ソース領
域、１０−１，１０−２……Ｎ型エミツタ領域、
１４，１５……レジスト、１６−１，１６−２…
…低濃度Ｎ型エミツタ注入領域、１７−１，１７
−２……低濃度Ｎ型エミツタ領域。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板をドレイン領域、前記
半導体基板の主面より形成された反対導電型のチ
ヤンネル形成領域、前記チヤンネル形成領域中に
形成された一導電型のソース領域、前記ソース領
域に隣接し前記チヤンネル形成領域上に絶縁膜を
介して形成されたゲート電極とからなるMOS電
界効果トランジスタと、前記半導体基板の主面よ
り形成された反対導電型の第１拡散領域、前記第
１拡散領域中に形成されMOS電界効果トランジ
スタのゲート電極に接続された一導電型の第２拡
散領域を有するゲートの保護ダイオードとを備
え、 前記第２拡散領域中の単位面積当りの一導電型
不純物注入量が、前記第１拡散領域中の単位面積
当りの反対導電型不純物注入量以下であり、 前記ドレイン領域、前記第１拡散領域、前記第
２拡散領域で形成される寄生バイポーラトランジ
スタのhFEを１以下とすることを特徴とする半導
体装置。 ２ MOS電界効果トランジスタのソース領域中
の単位面積当りの一導電型不純物注入量が、保護
ダイオードの第２拡散領域中の単位面積当りの一
導電型不純物注入量以上であることを特徴とする
特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58199368A JPS6091675A (ja) | 1983-10-25 | 1983-10-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58199368A JPS6091675A (ja) | 1983-10-25 | 1983-10-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6091675A JPS6091675A (ja) | 1985-05-23 |
| JPH0441512B2 true JPH0441512B2 (ja) | 1992-07-08 |
Family
ID=16406592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58199368A Granted JPS6091675A (ja) | 1983-10-25 | 1983-10-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6091675A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129779A (ja) * | 1989-07-12 | 1991-06-03 | Fuji Electric Co Ltd | 高耐圧半導体装置 |
| JPH03229469A (ja) * | 1990-02-05 | 1991-10-11 | Matsushita Electron Corp | 縦型ｍｏｓ電界効果トランジスタ |
| GB9313651D0 (en) * | 1993-07-01 | 1993-08-18 | Philips Electronics Uk Ltd | A semiconductor device |
| JP4986404B2 (ja) * | 2005-03-17 | 2012-07-25 | 三菱電機株式会社 | 半導体装置 |
-
1983
- 1983-10-25 JP JP58199368A patent/JPS6091675A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6091675A (ja) | 1985-05-23 |
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