JPH0441629Y2 - - Google Patents
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- Publication number
- JPH0441629Y2 JPH0441629Y2 JP1987099860U JP9986087U JPH0441629Y2 JP H0441629 Y2 JPH0441629 Y2 JP H0441629Y2 JP 1987099860 U JP1987099860 U JP 1987099860U JP 9986087 U JP9986087 U JP 9986087U JP H0441629 Y2 JPH0441629 Y2 JP H0441629Y2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- gate
- delay line
- signal
- oscillation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010355 oscillation Effects 0.000 claims description 21
- 230000003111 delayed effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、広い周波数領域に亘つて一様な特性
を持つプログラマブル・デイレー回路の改善に関
するものである。
を持つプログラマブル・デイレー回路の改善に関
するものである。
第５図に従来のプログラマブル・デイレー回路
の構成を示す。従来の多数のタツプを持つ可変遅
延線Ａに入力信号S1加え、選択回路Ｂにて、可変
遅延線Ａのタツプの位置を切替えて出力信号S0を
取出していた。可変遅延線Ａは、一般にインダク
タンスを各タツプ間にそれぞれ設けた構成であ
り、通過するインダクタンスの個数が増加するに
つれ遅延量が大きくなる。即ち、タツプtp1から
取出す信号よりタツプtp2から取出す信号の方が
遅延量が大きい。どのタツプにおける信号を選択
するかは、制御信号によりコントロールすること
ができる。
の構成を示す。従来の多数のタツプを持つ可変遅
延線Ａに入力信号S1加え、選択回路Ｂにて、可変
遅延線Ａのタツプの位置を切替えて出力信号S0を
取出していた。可変遅延線Ａは、一般にインダク
タンスを各タツプ間にそれぞれ設けた構成であ
り、通過するインダクタンスの個数が増加するに
つれ遅延量が大きくなる。即ち、タツプtp1から
取出す信号よりタツプtp2から取出す信号の方が
遅延量が大きい。どのタツプにおける信号を選択
するかは、制御信号によりコントロールすること
ができる。
しかし、以上のような手段は次の問題点を有し
ている。一般に可変遅延線Ａに入力信号S1を繰返
し加えた場合、この入力信号S1の繰返し周期に比
べて遅延量が大きいと、入力信号S1の周期の変化
によつて遅延量に変動が生じる。即ち、一般に可
変遅延線の遅延量は周波数特性（入力信号S1の周
期が変動すると遅延量も変動する）を持つている
ので、第５図のようなプログラマブル・デイレー
回路によれば、大きな遅延量を正確にとることが
できない問題がある。
ている。一般に可変遅延線Ａに入力信号S1を繰返
し加えた場合、この入力信号S1の繰返し周期に比
べて遅延量が大きいと、入力信号S1の周期の変化
によつて遅延量に変動が生じる。即ち、一般に可
変遅延線の遅延量は周波数特性（入力信号S1の周
期が変動すると遅延量も変動する）を持つている
ので、第５図のようなプログラマブル・デイレー
回路によれば、大きな遅延量を正確にとることが
できない問題がある。
本考案の目的は、異なる周期の入力信号S1が加
えられても周期が異なることによつて遅延量の影
響されない、即ち周波数特性の優れたプログラマ
ブル・デイレー回路を提供することである。
えられても周期が異なることによつて遅延量の影
響されない、即ち周波数特性の優れたプログラマ
ブル・デイレー回路を提供することである。
本考案は、上記問題点を解決するために
パルス幅ΔTの入力信号を導入し分解能τの整
数倍ｎで遅延させる可変遅延手段１ａ，１ｂと、 導入した前記入力信号が周期t0で巡回するよう
に発振する第１の発振手段と、 前記可変遅延手段１ａ，１ｂで遅延された信号
を導入し、この遅延された信号が周期（t0−τ）
で巡回するように発振する第２の発振手段と、 第１の発振手段と第２の発振手段の出力信号パ
ルスを導入し、この２つの信号の位相が一致した
時にパルス信号を出力するゲート手段８と、 第１の発振手段と第２の発振手段の出力信号パ
ルスを導入し、この２つの信号の位相が一致した
時に、この２つの発振手段の発振を停止させる手
段６，７と、 を備えたものである。
数倍ｎで遅延させる可変遅延手段１ａ，１ｂと、 導入した前記入力信号が周期t0で巡回するよう
に発振する第１の発振手段と、 前記可変遅延手段１ａ，１ｂで遅延された信号
を導入し、この遅延された信号が周期（t0−τ）
で巡回するように発振する第２の発振手段と、 第１の発振手段と第２の発振手段の出力信号パ
ルスを導入し、この２つの信号の位相が一致した
時にパルス信号を出力するゲート手段８と、 第１の発振手段と第２の発振手段の出力信号パ
ルスを導入し、この２つの信号の位相が一致した
時に、この２つの発振手段の発振を停止させる手
段６，７と、 を備えたものである。
本考案では発振周期の差がτ異なる２つの発振
器を備え、この２つの発振器に時間差nτで入力
パルスを与え、２つの発振器の出力パルスの位相
が一致した時点で、遅延された出力信号パルスを
取出すようにしている。
器を備え、この２つの発振器に時間差nτで入力
パルスを与え、２つの発振器の出力パルスの位相
が一致した時点で、遅延された出力信号パルスを
取出すようにしている。
以下、図面を用いて本考案を詳しく説明する。
第１図は、本考案に係るプログラマブル・デイ
レー回路の一実施例を示した図である。同図にお
いて、１ａは可変遅延線、１ｂは選択回路であ
り、例えば第５図で説明したような構成をしてい
る。即ち、制御信号SBにより可変遅延線１ａに加
えられた入力信号S1は遅延された信号SDとして選
択回路１ｂから取出される。ここで、可変遅延線
１ａの遅延量の分解能はτであるとし、制御信号
SBにより、nτの遅延量を任意に設定できるとす
る。なお、ｎ＝１，２，……，ｍである。ただ
し、本考案において使用する可変遅延線１ａの遅
延量は、第５図の可変遅延線Ａで得られる遅延量
より遥かに小さいものである。
レー回路の一実施例を示した図である。同図にお
いて、１ａは可変遅延線、１ｂは選択回路であ
り、例えば第５図で説明したような構成をしてい
る。即ち、制御信号SBにより可変遅延線１ａに加
えられた入力信号S1は遅延された信号SDとして選
択回路１ｂから取出される。ここで、可変遅延線
１ａの遅延量の分解能はτであるとし、制御信号
SBにより、nτの遅延量を任意に設定できるとす
る。なお、ｎ＝１，２，……，ｍである。ただ
し、本考案において使用する可変遅延線１ａの遅
延量は、第５図の可変遅延線Ａで得られる遅延量
より遥かに小さいものである。
入力端子P1に加えられたパルス幅ΔTの入力信
号S1は論理和ゲート４の一方の入力端子に加えら
れるとともに、可変遅延線１ａと選択回路１ｂを
介して論理和ゲート５の一方の入力端子に加えら
れる。
号S1は論理和ゲート４の一方の入力端子に加えら
れるとともに、可変遅延線１ａと選択回路１ｂを
介して論理和ゲート５の一方の入力端子に加えら
れる。
ゲート４の出力は固定遅延線２と論理積ゲート
６を介してゲート４自身の他方の入力端子に帰還
されている。ここで固定遅延線２の遅延量はt0に
選ばれている。このゲート４と固定遅延線２とゲ
ート６からなるループ回路は第１の発振器を構成
する。この発振器はゲート４に導入した入力信号
S1が周期t0でこのループを巡回するように発振す
る。
６を介してゲート４自身の他方の入力端子に帰還
されている。ここで固定遅延線２の遅延量はt0に
選ばれている。このゲート４と固定遅延線２とゲ
ート６からなるループ回路は第１の発振器を構成
する。この発振器はゲート４に導入した入力信号
S1が周期t0でこのループを巡回するように発振す
る。
ゲート５の出力は固定遅延線３と論理積ゲート
７を介してゲート５自身の他方の入力端子に帰還
されている。ここで固定遅延線３の遅延量は（t0
−τ）に選ばれている。このゲート５と固定遅延
線３とゲート７からなるループ回路は第２の発振
器を構成する。この発振器はゲート５に導入した
信号SDが周期（t0−τ）でこのループを巡回する
ように発振する。
７を介してゲート５自身の他方の入力端子に帰還
されている。ここで固定遅延線３の遅延量は（t0
−τ）に選ばれている。このゲート５と固定遅延
線３とゲート７からなるループ回路は第２の発振
器を構成する。この発振器はゲート５に導入した
信号SDが周期（t0−τ）でこのループを巡回する
ように発振する。
固定遅延線２を通過したゲート４の出力はゲー
ト７の他方の入力端子に加えられるとともに論理
積ゲート８の一方の入力端子にも加えられる。
ト７の他方の入力端子に加えられるとともに論理
積ゲート８の一方の入力端子にも加えられる。
固定遅延線３を通過したゲート５の出力はゲー
ト６の他方の入力端子に加えられるとともに論理
積ゲート８の他方の入力端子に加えられる。
ト６の他方の入力端子に加えられるとともに論理
積ゲート８の他方の入力端子に加えられる。
ゲート８の出力として、遅延量nt0なる出力信
号S0が得られる。
号S0が得られる。
第２図は第１図各部の信号のタイムチヤートで
あり、この図を参照しながら第１図装置の動作を
説明する。
あり、この図を参照しながら第１図装置の動作を
説明する。
本考案においては、ゲート４と固定遅延線２と
ゲート６からなる第１の発振器と、ゲート５と固
定遅延線３とゲート７からなる第２の発振器とを
備えている。第１の発振器を構成するゲート４と
第２図１に示す如くパルス幅ΔTの入力信号S1が
加えられると（ゲート６の出力S6はlowとする）、
この入力信号S1はゲート４を瞬時に通過し固定遅
延線２へ加えられる。そして、時間t0だけ遅れて
固定遅延線２から出力され（第２図３参照）、ゲ
ート６の一方の入力端子に加えられる。ここで、
ゲート６の他方の入力端子に固定遅延線３から
“low”レベルの信号が加えられていれば（ゲー
ト６，７の入力部につけた丸印は信号の“high”
と“low”を反転する作用を持つ）固定遅延線２
の出力は瞬時にゲート６を通過し、入力信号S1が
印加されてから、時間t0後に再びゲート４に加わ
る（第２図２参照）。以下、同様な動作を繰返す
ので、入力信号S1が周期t0で巡回するように発振
する。
ゲート６からなる第１の発振器と、ゲート５と固
定遅延線３とゲート７からなる第２の発振器とを
備えている。第１の発振器を構成するゲート４と
第２図１に示す如くパルス幅ΔTの入力信号S1が
加えられると（ゲート６の出力S6はlowとする）、
この入力信号S1はゲート４を瞬時に通過し固定遅
延線２へ加えられる。そして、時間t0だけ遅れて
固定遅延線２から出力され（第２図３参照）、ゲ
ート６の一方の入力端子に加えられる。ここで、
ゲート６の他方の入力端子に固定遅延線３から
“low”レベルの信号が加えられていれば（ゲー
ト６，７の入力部につけた丸印は信号の“high”
と“low”を反転する作用を持つ）固定遅延線２
の出力は瞬時にゲート６を通過し、入力信号S1が
印加されてから、時間t0後に再びゲート４に加わ
る（第２図２参照）。以下、同様な動作を繰返す
ので、入力信号S1が周期t0で巡回するように発振
する。
一方、ゲート５と固定遅延線３とゲート７から
なる第２の発振器も同様な動作を行い、選択回路
１ｂから導入した信号SDが周期（t0−τ）で巡回
するように発振する。
なる第２の発振器も同様な動作を行い、選択回路
１ｂから導入した信号SDが周期（t0−τ）で巡回
するように発振する。
このように第１と第２の発振器は、信号S1とSD
が入力されると、周期t0と（t0−τ）で発振す
る。固定遅延線２と３の遅延時間にτだけ差があ
るので、発振が一巡するごとに固定遅延線２と３
の出力パルスS2とS3の位相は、τずつ変化する関
係にある。そして、固定遅延線３に加えられるパ
ルスS5は、予め可変遅延線１ａと選択回路１ｂに
て、nτだけ固定遅延線２へ加えられるパルスS4
に対して遅らされているため、固定遅延線２，３
の出力S2，S3はｎ回目の発振でその位相が一致す
る。
が入力されると、周期t0と（t0−τ）で発振す
る。固定遅延線２と３の遅延時間にτだけ差があ
るので、発振が一巡するごとに固定遅延線２と３
の出力パルスS2とS3の位相は、τずつ変化する関
係にある。そして、固定遅延線３に加えられるパ
ルスS5は、予め可変遅延線１ａと選択回路１ｂに
て、nτだけ固定遅延線２へ加えられるパルスS4
に対して遅らされているため、固定遅延線２，３
の出力S2，S3はｎ回目の発振でその位相が一致す
る。
そして、固定遅延線２と３から出力されるパル
スの位相が一致するとその発振が停止する。その
理由は、固定遅延線２の出力がゲート７の一方の
入力端子へ加えられ、固定遅延線３の出力がゲー
ト６の一方の入力端子に加えられているからであ
る。即ち、固定遅延線２，３の出力が同時に
“high”となると、ゲート６，７と同時にそのゲ
ートを閉じてしまうので、発振を継続するために
必要なパルスがゲート４，５に加わらなくなつて
しまうからである。
スの位相が一致するとその発振が停止する。その
理由は、固定遅延線２の出力がゲート７の一方の
入力端子へ加えられ、固定遅延線３の出力がゲー
ト６の一方の入力端子に加えられているからであ
る。即ち、固定遅延線２，３の出力が同時に
“high”となると、ゲート６，７と同時にそのゲ
ートを閉じてしまうので、発振を継続するために
必要なパルスがゲート４，５に加わらなくなつて
しまうからである。
以上の固定遅延線２と３から出力されるパルス
S2とS3の一致を論理積ゲート８で検出して出力パ
ルスS0を得ている。即ち、ゲート８からは、入力
信号S1に対して遅延時間ｎ・t0を有する出力パル
スS0が得られる。
S2とS3の一致を論理積ゲート８で検出して出力パ
ルスS0を得ている。即ち、ゲート８からは、入力
信号S1に対して遅延時間ｎ・t0を有する出力パル
スS0が得られる。
第２図においてはｎ＝４、t0＝Mτ＝10・τの
例を描いたものである。
例を描いたものである。
なお、本考案においては
ΔT＜τ (1)
（ｍ＋１）τ≦t0 (2)
（ｍはｎの最大値）
なる関係が得られるように構成している。
その理由を説明する。
ΔT＞τとすると、デイレー時間の設定値ｎに
対して（ｎ−１）の設定、あるいは（ｎ＋１）の
設定に対しても不要なパルスを出力することにな
り正常に動作しない。
対して（ｎ−１）の設定、あるいは（ｎ＋１）の
設定に対しても不要なパルスを出力することにな
り正常に動作しない。
また、（ｎ＋１）τ＜t0となるｎを設定した場
合、必要なnt0のデイレー時間でなく（ｎ−ｍ−
１）t0のデイレー時間でパルスが出てしまうから
である。
合、必要なnt0のデイレー時間でなく（ｎ−ｍ−
１）t0のデイレー時間でパルスが出てしまうから
である。
なお、以上は考案の原理的動作を理想状態の仮
定の下で説明したが、実際の回路においては選択
回路１ｂの出力Sbを入力信号S1に対して第２図４
のように正確にnτだけ遅らせ、また、固定遅延
線２と３の遅延量の差を正確にτだけ設計するこ
とは困難なことである。即ち、実際の回路では固
定遅延線２と３に加えられる最初のパルスの時間
差は（nτ＋δ1）であり、２つの発振器が一巡する
ごとにシフトする位相差は（τ＋δ2）である。更
に、固定遅延線２，３から出力される２つのパル
スS2，S3のパルス幅に僅かの誤差があれば、２つ
の発振器の発振は停止しないことになる。
定の下で説明したが、実際の回路においては選択
回路１ｂの出力Sbを入力信号S1に対して第２図４
のように正確にnτだけ遅らせ、また、固定遅延
線２と３の遅延量の差を正確にτだけ設計するこ
とは困難なことである。即ち、実際の回路では固
定遅延線２と３に加えられる最初のパルスの時間
差は（nτ＋δ1）であり、２つの発振器が一巡する
ごとにシフトする位相差は（τ＋δ2）である。更
に、固定遅延線２，３から出力される２つのパル
スS2，S3のパルス幅に僅かの誤差があれば、２つ
の発振器の発振は停止しないことになる。
そこでδ1，δ2を補償するため、第３図に示すよ
うに、固定遅延線２とゲート６の間に微調用の遅
延線１１を設け、また固定遅延線３とゲート７の
間に微調用の遅延線１２を設けている。更に、パ
ルスS2とS3の位相が一致した場合には、固定遅延
線２，３から出力される２つのパルスS2，S3のパ
ルス幅に僅かの誤差があつても、確実に発振を停
止させるため、第３図のようにコンパレータ９，
１０をゲート６，７の一方の入力端子に設けてい
る。このコンパレータ９，１０を設けることによ
り、ゲート６，７の開閉を制御する信号S9、S10
のパルス幅を広くしている。即ち、第４図に示す
ようにコンパレータ９，１０の入力S2，S3（第４
図１）に対して、コンパレータレベルを第４図１
のようにとれば、コンパレータ９，１０の出力は
第４図２のようになり、第４図の点線で示すよう
に等価的なパルス幅は拡大される。このようにゲ
ート６，７の開閉を制御する信号S9，S10のパル
ス幅をゲート６，７を通過する信号S2，S3のパル
ス幅より広くしているので、パルスS2，S3が一致
したと見做せる状態においては、確実に発振を停
止させることができる。
うに、固定遅延線２とゲート６の間に微調用の遅
延線１１を設け、また固定遅延線３とゲート７の
間に微調用の遅延線１２を設けている。更に、パ
ルスS2とS3の位相が一致した場合には、固定遅延
線２，３から出力される２つのパルスS2，S3のパ
ルス幅に僅かの誤差があつても、確実に発振を停
止させるため、第３図のようにコンパレータ９，
１０をゲート６，７の一方の入力端子に設けてい
る。このコンパレータ９，１０を設けることによ
り、ゲート６，７の開閉を制御する信号S9、S10
のパルス幅を広くしている。即ち、第４図に示す
ようにコンパレータ９，１０の入力S2，S3（第４
図１）に対して、コンパレータレベルを第４図１
のようにとれば、コンパレータ９，１０の出力は
第４図２のようになり、第４図の点線で示すよう
に等価的なパルス幅は拡大される。このようにゲ
ート６，７の開閉を制御する信号S9，S10のパル
ス幅をゲート６，７を通過する信号S2，S3のパル
ス幅より広くしているので、パルスS2，S3が一致
したと見做せる状態においては、確実に発振を停
止させることができる。
以上述べたように、本考案によれば、次の効果
が得られる。
が得られる。
一般に、遅延量の小さい遅延線（可変遅延線も
含む）の周波数特性は、遅延量の大きい遅延線
（可変遅延線も含む）の周波数特性より優れてい
る。また、遅延量が固定である遅延線は、可変遅
延線の周波数特性より優れていると言うことがで
きる。
含む）の周波数特性は、遅延量の大きい遅延線
（可変遅延線も含む）の周波数特性より優れてい
る。また、遅延量が固定である遅延線は、可変遅
延線の周波数特性より優れていると言うことがで
きる。
従来の装置では、遅延量ｎ・t0のデイレーを得
るには、実際に遅延量ｎ・t0の遅延線を必要とす
る。
るには、実際に遅延量ｎ・t0の遅延線を必要とす
る。
一方、本考案によれば、小さい遅延時間（t0）
の固定遅延線を用い（周波数特性は良い）、これ
をｎ倍して得ているので、従来手段と比較して非
常に周波数特性が優れている。即ち、小さい遅延
時間の固定遅延線と同じ周波数特性により、大き
い遅延時間のプログラマブル・デイレー回路を実
現できる。
の固定遅延線を用い（周波数特性は良い）、これ
をｎ倍して得ているので、従来手段と比較して非
常に周波数特性が優れている。即ち、小さい遅延
時間の固定遅延線と同じ周波数特性により、大き
い遅延時間のプログラマブル・デイレー回路を実
現できる。
第１図は本考案に係るプログラマブル・デイレ
ー回路の構成例を示す図、第２図は第１図各部の
信号のタイムチヤート、第３図は本考案に係るプ
ログラマブル・デイレー回路の別の構成例を示す
図、第４図はコンパレータの動作を説明するため
の図、第５図は従来のプログラマブル・デイレー
回路の構成例を示す図である。 １ａ……可変遅延線、１ｂ……選択回路、２，
３……固定遅延線、４、５……論理和ゲート、
６，７，８……論理積ゲート。
ー回路の構成例を示す図、第２図は第１図各部の
信号のタイムチヤート、第３図は本考案に係るプ
ログラマブル・デイレー回路の別の構成例を示す
図、第４図はコンパレータの動作を説明するため
の図、第５図は従来のプログラマブル・デイレー
回路の構成例を示す図である。 １ａ……可変遅延線、１ｂ……選択回路、２，
３……固定遅延線、４、５……論理和ゲート、
６，７，８……論理積ゲート。
Claims (1)
- 【実用新案登録請求の範囲】 パルス幅ΔTの入力信号を導入し分解能τの整
数倍ｎで遅延させる可変遅延手段１ａ，１ｂと、 導入した前記入力信号が周期t0で巡回するよう
に発振する第１の発振手段と、 前記可変遅延手段１ａ，１ｂで遅延された信号
を導入し、この遅延された信号が周期（t0−τ）
で巡回するように発振する第２の発振手段と、 第１の発振手段と第２の発振手段の出力信号パ
ルスを導入し、この２つの信号の位相が一致した
時にパルス信号を出力するゲート手段８と、 第１の発振手段と第２の発振手段の出力信号パ
ルスを導入し、この２つの信号の位相が一致した
時に、この２つの発振手段の発振を停止させる手
段６，７と、 を備えたことを特徴とするプログラマブル・デイ
レー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987099860U JPH0441629Y2 (ja) | 1987-06-29 | 1987-06-29 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987099860U JPH0441629Y2 (ja) | 1987-06-29 | 1987-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS645532U JPS645532U (ja) | 1989-01-12 |
| JPH0441629Y2 true JPH0441629Y2 (ja) | 1992-09-30 |
Family
ID=31327411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987099860U Expired JPH0441629Y2 (ja) | 1987-06-29 | 1987-06-29 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0441629Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010093337A (ja) * | 2008-10-03 | 2010-04-22 | Nippon Telegr & Teleph Corp <Ntt> | データ伝送方法およびそれに用いる積算器、遅延検波器 |
-
1987
- 1987-06-29 JP JP1987099860U patent/JPH0441629Y2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010093337A (ja) * | 2008-10-03 | 2010-04-22 | Nippon Telegr & Teleph Corp <Ntt> | データ伝送方法およびそれに用いる積算器、遅延検波器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS645532U (ja) | 1989-01-12 |
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