JPH0613838A - 周期的信号からノイズをフィルタする装置 - Google Patents
周期的信号からノイズをフィルタする装置Info
- Publication number
- JPH0613838A JPH0613838A JP5065204A JP6520493A JPH0613838A JP H0613838 A JPH0613838 A JP H0613838A JP 5065204 A JP5065204 A JP 5065204A JP 6520493 A JP6520493 A JP 6520493A JP H0613838 A JPH0613838 A JP H0613838A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- delay
- delayed
- gate
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000000737 periodic effect Effects 0.000 title claims abstract description 21
- 238000001914 filtration Methods 0.000 title claims abstract description 20
- 230000003111 delayed effect Effects 0.000 claims abstract description 67
- 230000005540 biological transmission Effects 0.000 claims description 5
- 206010027336 Menstruation delayed Diseases 0.000 abstract 5
- 230000005669 field effect Effects 0.000 description 16
- 230000007704 transition Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/013—Modifications of generator to prevent operation by noise or interference
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Noise Elimination (AREA)
- Filters And Equalizers (AREA)
- Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】
【目的】 第１のずれおよび第２のずれの連続的発生に
よって規定される周期的信号からノイズをフィルタす
る。 【構成】 この装置は、予め定められた遅延期間を課す
第１の遅延回路、および信号の伝送を制御する第１のゲ
ート回路を含み、第１のゲート回路は第１の遅延回路と
作動的に接続され、第１の遅延回路と協働して、遅延期
間だけ第１のずれおよび第２のずれのどちらか一方を遅
延させて一度遅延した信号を発生する。この装置は、予
め定められた遅延期間を課す第２の遅延回路、および一
度遅延した信号の伝送を制御する第２のゲート回路をさ
らに含み、第２のゲート回路は第１のゲート回路および
第２の遅延回路に作動的に接続され、第２の遅延回路と
協働して、遅延期間だけ第１のずれおよび第２のずれの
うちのもう一方を遅延させて二度遅延した信号を発生す
る。
よって規定される周期的信号からノイズをフィルタす
る。 【構成】 この装置は、予め定められた遅延期間を課す
第１の遅延回路、および信号の伝送を制御する第１のゲ
ート回路を含み、第１のゲート回路は第１の遅延回路と
作動的に接続され、第１の遅延回路と協働して、遅延期
間だけ第１のずれおよび第２のずれのどちらか一方を遅
延させて一度遅延した信号を発生する。この装置は、予
め定められた遅延期間を課す第２の遅延回路、および一
度遅延した信号の伝送を制御する第２のゲート回路をさ
らに含み、第２のゲート回路は第１のゲート回路および
第２の遅延回路に作動的に接続され、第２の遅延回路と
協働して、遅延期間だけ第１のずれおよび第２のずれの
うちのもう一方を遅延させて二度遅延した信号を発生す
る。
Description
【０００１】
【発明の背景】この発明は、周期的信号からノイズをフ
ィルタする装置に関する。その好ましい実施例において
は、この発明は電子回路のシステムクロックを駆動する
ための入力クロック信号からノイズをフィルタするため
に構成される。
ィルタする装置に関する。その好ましい実施例において
は、この発明は電子回路のシステムクロックを駆動する
ための入力クロック信号からノイズをフィルタするため
に構成される。
【０００２】以前の入力クロック信号のためのフィルタ
回路は、典型的にはシュミットトリガ装置を使用してい
る。シュミットトリガ装置は、ノイズの振幅に依存して
ノイズを「無視する」ことによって、フィルタ機能を行
なう。しかしながら、もしノイズがフィルタされるクロ
ック信号の振幅のたとえば半分を超えれば、シュミット
トリガ装置はおそらくその信号を真の信号として通過さ
せるであろう。
回路は、典型的にはシュミットトリガ装置を使用してい
る。シュミットトリガ装置は、ノイズの振幅に依存して
ノイズを「無視する」ことによって、フィルタ機能を行
なう。しかしながら、もしノイズがフィルタされるクロ
ック信号の振幅のたとえば半分を超えれば、シュミット
トリガ装置はおそらくその信号を真の信号として通過さ
せるであろう。
【０００３】この発明は、周期的信号のどこでノイズが
フィルタされるべきであるのかという調整を促進し、そ
のようなフィルタはノイズの振幅に関係なく行なわれ
る。この発明は、クロック信号の正のパルスおよび負の
パルスを効果的に「延ばして」、予め定められた時間期
間のノイズの発生を「無視する」ため、どの程度信号の
ノイズが大きいかにかかわらず（すなわち、ノイズの振
幅がどの程度大きいかにかかわらず）、クロック信号を
通過させるためのフィルタ回路のスプリアストリガは不
可能である。
フィルタされるべきであるのかという調整を促進し、そ
のようなフィルタはノイズの振幅に関係なく行なわれ
る。この発明は、クロック信号の正のパルスおよび負の
パルスを効果的に「延ばして」、予め定められた時間期
間のノイズの発生を「無視する」ため、どの程度信号の
ノイズが大きいかにかかわらず（すなわち、ノイズの振
幅がどの程度大きいかにかかわらず）、クロック信号を
通過させるためのフィルタ回路のスプリアストリガは不
可能である。
【０００４】
【発明の概要】この発明は、周期的信号からノイズをフ
ィルタする装置であり、その信号は一度目に第１の信号
レベルから第２の信号レベルまでの第１のずれを生じ、
二度目に第２の信号レベルから第１の信号レベルまでの
第２のずれを生じる。信号は、第１のずれおよび第２の
ずれの連続的発生によって規定される。この装置は、予
め定められた遅延周期を課すための第１の遅延回路と、
信号の伝送を制御するための第１のゲート回路とを含
み、第１のゲート回路は第１の遅延回路に作動的に接続
され、第１の遅延回路と協働して、第１のずれおよび第
２のずれのうちの一方を遅延期間だけ遅延させて一度遅
延した信号を発生する。この装置は、予め定められた遅
延期間を課すための第２の遅延回路、および一度遅延し
た信号の伝送を制御するための第２のゲート回路をさら
に含み、第２のゲート回路は、第１のゲート回路および
第２の遅延回路に作動的に接続され、第２の遅延回路と
協働して、第１のずれおよび第２のずれのうちの他方を
遅延期間だけ遅延させて、二度遅延した信号を発生す
る。
ィルタする装置であり、その信号は一度目に第１の信号
レベルから第２の信号レベルまでの第１のずれを生じ、
二度目に第２の信号レベルから第１の信号レベルまでの
第２のずれを生じる。信号は、第１のずれおよび第２の
ずれの連続的発生によって規定される。この装置は、予
め定められた遅延周期を課すための第１の遅延回路と、
信号の伝送を制御するための第１のゲート回路とを含
み、第１のゲート回路は第１の遅延回路に作動的に接続
され、第１の遅延回路と協働して、第１のずれおよび第
２のずれのうちの一方を遅延期間だけ遅延させて一度遅
延した信号を発生する。この装置は、予め定められた遅
延期間を課すための第２の遅延回路、および一度遅延し
た信号の伝送を制御するための第２のゲート回路をさら
に含み、第２のゲート回路は、第１のゲート回路および
第２の遅延回路に作動的に接続され、第２の遅延回路と
協働して、第１のずれおよび第２のずれのうちの他方を
遅延期間だけ遅延させて、二度遅延した信号を発生す
る。
【０００５】好ましい実施例では、第１の遅延回路は、
信号を受けかつ第１の遅延制御信号を発生する。第１の
ゲート回路は、第１の遅延制御信号に応答して信号を適
切にゲート処理し、一度遅延した信号を発生する。一度
遅延した信号は、第２の遅延回路および第２のゲート回
路によって受けられる。第２の遅延回路は、第２の遅延
制御信号を発生し、これは一度遅延した信号をゲート処
理する際に第２のゲート回路を制御し、二度遅延した信
号を発生する。二度遅延した信号はもとの信号と同じ周
期を有し、もとの信号に関して第１の遅延回路および第
２の遅延回路の各々によって課される遅延周期と同じま
たはそれ以下の時間期間だけ遅延される。
信号を受けかつ第１の遅延制御信号を発生する。第１の
ゲート回路は、第１の遅延制御信号に応答して信号を適
切にゲート処理し、一度遅延した信号を発生する。一度
遅延した信号は、第２の遅延回路および第２のゲート回
路によって受けられる。第２の遅延回路は、第２の遅延
制御信号を発生し、これは一度遅延した信号をゲート処
理する際に第２のゲート回路を制御し、二度遅延した信
号を発生する。二度遅延した信号はもとの信号と同じ周
期を有し、もとの信号に関して第１の遅延回路および第
２の遅延回路の各々によって課される遅延周期と同じま
たはそれ以下の時間期間だけ遅延される。
【０００６】したがってこの発明の利点は、高振幅ノイ
ズのために起こる出力信号のスプリアス発生の可能性を
排除する、周期的信号からノイズをフィルタするための
装置を提供することである。
ズのために起こる出力信号のスプリアス発生の可能性を
排除する、周期的信号からノイズをフィルタするための
装置を提供することである。
【０００７】この発明のさらなる目的は、フィルタされ
るべき信号の部分の選択の調整を促進する、周期的信号
からノイズをフィルタするための装置を提供することで
ある。
るべき信号の部分の選択の調整を促進する、周期的信号
からノイズをフィルタするための装置を提供することで
ある。
【０００８】この発明のさらなる目的および特徴は、発
明の好ましい実施例を示している添付の図面とともに考
慮すれば、次の明細書および前掲の特許請求の範囲から
明らかであろう。
明の好ましい実施例を示している添付の図面とともに考
慮すれば、次の明細書および前掲の特許請求の範囲から
明らかであろう。
【０００９】
【実施例の詳細な説明】図１は、この発明の好ましい実
施例の概略図である。図１には、第１の遅延回路１２お
よび第２の遅延回路１４を含むフィルタ装置１０が示さ
れている。装置１０は、入力端子１６で入力信号を受
け、その入力信号はインバータ１８によって受けられ、
入力端子１６によって受けられた入力信号の反転表示
は、ライン２０を介して第１の遅延回路１２に提供さ
れ、およびライン２４を介してゲート素子２２に提供さ
れる。第１の遅延回路１２は、好ましくは複数のインバ
ータ２６、２８、３０、および３２を含む。インバータ
２６は、ライン２０を介して入力信号の反転信号を受
け、出力３４で、ライン２０を介して受けられかつ予め
定められた第１の遅延間隔だけ遅延される信号の反転さ
れたものを発生する。インバータ２８は、インバータ２
６によって発生される信号をライン３６を介して受け、
出力３８で、ライン３６を介して受けられかつ予め定め
られた第２の遅延間隔だけ遅延される信号の反転表示を
発生する。インバータ３０は、インバータ２８によって
発生される信号をライン４０を介して受け、出力４２
で、ライン４０を介して受けられかつ予め定められた第
３の遅延間隔だけ遅延される信号の反転表示を発生す
る。インバータ３２は、インバータ３０によって発生さ
れる出力をライン４４を介して受け、出力４６で、ライ
ン４４を介して受けられかつ予め定められた第４の遅延
間隔だけ遅延される信号の反転表示を発生する。ゲート
素子２２は、好ましくはＣＭＯＳトランスファーゲート
であり、それはｐチャネル電界効果トランジスタ（ＦＥ
Ｔ）ゲート４８およびｎチャネル電界効果トランジスタ
ゲート５０を提供する。ｐチャネル電界効果トランジス
タゲート４８は、ライン５２を介してインバータ３０の
出力４２に接続され、ｎチャネル電界効果トランジスタ
ゲート５０は、ライン５４を介してインバータ３２の出
力４６に接続される。
施例の概略図である。図１には、第１の遅延回路１２お
よび第２の遅延回路１４を含むフィルタ装置１０が示さ
れている。装置１０は、入力端子１６で入力信号を受
け、その入力信号はインバータ１８によって受けられ、
入力端子１６によって受けられた入力信号の反転表示
は、ライン２０を介して第１の遅延回路１２に提供さ
れ、およびライン２４を介してゲート素子２２に提供さ
れる。第１の遅延回路１２は、好ましくは複数のインバ
ータ２６、２８、３０、および３２を含む。インバータ
２６は、ライン２０を介して入力信号の反転信号を受
け、出力３４で、ライン２０を介して受けられかつ予め
定められた第１の遅延間隔だけ遅延される信号の反転さ
れたものを発生する。インバータ２８は、インバータ２
６によって発生される信号をライン３６を介して受け、
出力３８で、ライン３６を介して受けられかつ予め定め
られた第２の遅延間隔だけ遅延される信号の反転表示を
発生する。インバータ３０は、インバータ２８によって
発生される信号をライン４０を介して受け、出力４２
で、ライン４０を介して受けられかつ予め定められた第
３の遅延間隔だけ遅延される信号の反転表示を発生す
る。インバータ３２は、インバータ３０によって発生さ
れる出力をライン４４を介して受け、出力４６で、ライ
ン４４を介して受けられかつ予め定められた第４の遅延
間隔だけ遅延される信号の反転表示を発生する。ゲート
素子２２は、好ましくはＣＭＯＳトランスファーゲート
であり、それはｐチャネル電界効果トランジスタ（ＦＥ
Ｔ）ゲート４８およびｎチャネル電界効果トランジスタ
ゲート５０を提供する。ｐチャネル電界効果トランジス
タゲート４８は、ライン５２を介してインバータ３０の
出力４２に接続され、ｎチャネル電界効果トランジスタ
ゲート５０は、ライン５４を介してインバータ３２の出
力４６に接続される。
【００１０】ゲート素子２２が、ライン５２および５４
を介してｐチャネル電界効果トランジスタゲート４８お
よびｎチャネル電界効果トランジスタゲート５０のそれ
ぞれに提供される信号によって制御されることは、当業
者によって認識されるであろう。つまり、ライン５２を
介してｐチャネル電界効果トランジスタゲート４８に提
供される信号が「ＬＯＷ」であるか、またはライン５４
を介してｎチャネル電界効果トランジスタゲート５０に
提供される信号が「ＨＩＧＨ」であるかのどちらかであ
る限り、ゲート素子２２は、ライン２４を介して受けら
れるどのような信号も伝送するであろう。伝送状態の中
止のとき（すなわち、ライン５２上の信号がＬＯＷでな
く、かつライン５４上の信号がＨＩＧＨでないとき）、
ゲート素子２２は、ゲート素子２２によって最後に伝送
された値を出力５６に維持するであろう。
を介してｐチャネル電界効果トランジスタゲート４８お
よびｎチャネル電界効果トランジスタゲート５０のそれ
ぞれに提供される信号によって制御されることは、当業
者によって認識されるであろう。つまり、ライン５２を
介してｐチャネル電界効果トランジスタゲート４８に提
供される信号が「ＬＯＷ」であるか、またはライン５４
を介してｎチャネル電界効果トランジスタゲート５０に
提供される信号が「ＨＩＧＨ」であるかのどちらかであ
る限り、ゲート素子２２は、ライン２４を介して受けら
れるどのような信号も伝送するであろう。伝送状態の中
止のとき（すなわち、ライン５２上の信号がＬＯＷでな
く、かつライン５４上の信号がＨＩＧＨでないとき）、
ゲート素子２２は、ゲート素子２２によって最後に伝送
された値を出力５６に維持するであろう。
【００１１】好ましくは、インバータ２６によって課さ
れる第１の遅延間隔、インバータ２８によって課される
第２の遅延間隔、インバータ３０によって課される第３
の遅延間隔、およびインバータ３２によって課される第
４の遅延間隔はすべて等しい。とにかく、それらのさま
ざまな遅延間隔は、ライン２０を介して第１の遅延回路
１２によって受けられる信号に課される遅延期間に付加
的に寄与しており、ライン２４を介してゲート素子２２
によって受けられるＬＯＷ信号を効果的に「延ばして」
いる。
れる第１の遅延間隔、インバータ２８によって課される
第２の遅延間隔、インバータ３０によって課される第３
の遅延間隔、およびインバータ３２によって課される第
４の遅延間隔はすべて等しい。とにかく、それらのさま
ざまな遅延間隔は、ライン２０を介して第１の遅延回路
１２によって受けられる信号に課される遅延期間に付加
的に寄与しており、ライン２４を介してゲート素子２２
によって受けられるＬＯＷ信号を効果的に「延ばして」
いる。
【００１２】したがって、出力５６でのゲート素子２２
の信号出力は、入力端子１６で受けられ第１の遅延回路
１２で遅延周期を課された入力信号を表わす一度遅延さ
れた信号であり、これはライン２４を介して受けられる
周期的信号のＬＯＷの部分が第１の遅延回路によって課
される遅延周期の分だけ長くされることに反映されてい
る。
の信号出力は、入力端子１６で受けられ第１の遅延回路
１２で遅延周期を課された入力信号を表わす一度遅延さ
れた信号であり、これはライン２４を介して受けられる
周期的信号のＬＯＷの部分が第１の遅延回路によって課
される遅延周期の分だけ長くされることに反映されてい
る。
【００１３】ゲート素子２２の出力５６で発生される一
度遅延した信号は、インバータ６０、インバータ６２、
および抵抗素子６４を含むラッチアセンブリ５８によっ
て受けられる。インバータ６２および抵抗素子６４は、
図１に仮想線で描かれており、入力端子１６で受けられ
た入力信号が十分に高い周波数を有する周期的なクロッ
ク信号であるときに、それら２つの素子が不必要である
ことを示している。つまり、ラッチアセンブリ５８は、
ゲート素子２２がオフにされる（すなわち、ゲート素子
２２がライン２４を介して受ける信号の伝送を中止す
る）ときのレベルで、ゲート素子２２の出力５６から受
けられる一度遅延した信号をラッチするように意図され
ている。入力端子１６で与えられる信号が、適切な周波
数の周期的なクロック信号であるとき、ライン２４を介
してゲート素子２２に供給される信号は、周期的にしば
しばそれ自身でリフレッシュし、そのためゲート素子２
２は信号がリセットされるまでに経過する短時間の間、
出力５６の一度遅延した信号のレベルを十分によく維持
することができる。
度遅延した信号は、インバータ６０、インバータ６２、
および抵抗素子６４を含むラッチアセンブリ５８によっ
て受けられる。インバータ６２および抵抗素子６４は、
図１に仮想線で描かれており、入力端子１６で受けられ
た入力信号が十分に高い周波数を有する周期的なクロッ
ク信号であるときに、それら２つの素子が不必要である
ことを示している。つまり、ラッチアセンブリ５８は、
ゲート素子２２がオフにされる（すなわち、ゲート素子
２２がライン２４を介して受ける信号の伝送を中止す
る）ときのレベルで、ゲート素子２２の出力５６から受
けられる一度遅延した信号をラッチするように意図され
ている。入力端子１６で与えられる信号が、適切な周波
数の周期的なクロック信号であるとき、ライン２４を介
してゲート素子２２に供給される信号は、周期的にしば
しばそれ自身でリフレッシュし、そのためゲート素子２
２は信号がリセットされるまでに経過する短時間の間、
出力５６の一度遅延した信号のレベルを十分によく維持
することができる。
【００１４】インバータ６０は、ゲート素子２２の出力
５６から一度遅延した信号を受け、一度遅延した信号の
反転表示を発生しかつその反転表示をライン６６を介し
て第２の遅延回路に提供する。その反転表示はまた、ラ
イン７０を介してゲート素子６８にも提供される。ライ
ン６６および７０で提供される信号は、入力端子１６で
受けられる入力信号と同相である。第２の遅延回路１４
では、インバータ７２が、ライン６６を介して受けられ
かつ第１の予め定められた遅延間隔によって遅延される
信号の反転表示を、出力７４で発生する。インバータ７
６は、ライン７８を介してインバータ７２の出力７４で
発生される信号を受け、ライン７８を介して受けられか
つ第２の予め定められた遅延間隔によって遅延される信
号の反転表示を、出力８０で発生する。インバータ８２
は、ライン８４を介してインバータ７６の出力８０で発
生される信号を受け、ライン８４を介して受けられかつ
第３の予め定められた遅延間隔によって遅延された信号
の反転表示を、出力８６で発生する。インバータ８８
は、ライン９０を介してインバータ８２の出力８６で発
生される信号を受け、ライン９０を介して受けられかつ
第４の予め定められた遅延間隔によって遅延される信号
の反転表示を、出力９２で発生する。
５６から一度遅延した信号を受け、一度遅延した信号の
反転表示を発生しかつその反転表示をライン６６を介し
て第２の遅延回路に提供する。その反転表示はまた、ラ
イン７０を介してゲート素子６８にも提供される。ライ
ン６６および７０で提供される信号は、入力端子１６で
受けられる入力信号と同相である。第２の遅延回路１４
では、インバータ７２が、ライン６６を介して受けられ
かつ第１の予め定められた遅延間隔によって遅延される
信号の反転表示を、出力７４で発生する。インバータ７
６は、ライン７８を介してインバータ７２の出力７４で
発生される信号を受け、ライン７８を介して受けられか
つ第２の予め定められた遅延間隔によって遅延される信
号の反転表示を、出力８０で発生する。インバータ８２
は、ライン８４を介してインバータ７６の出力８０で発
生される信号を受け、ライン８４を介して受けられかつ
第３の予め定められた遅延間隔によって遅延された信号
の反転表示を、出力８６で発生する。インバータ８８
は、ライン９０を介してインバータ８２の出力８６で発
生される信号を受け、ライン９０を介して受けられかつ
第４の予め定められた遅延間隔によって遅延される信号
の反転表示を、出力９２で発生する。
【００１５】インバータ８２の出力８６で発生される信
号は、ライン９６を介してゲート素子６８のｐチャネル
電界効果トランジスタゲート９４に提供され、インバー
タ８８の出力９２で発生される信号は、ライン１００を
介してゲート素子６８のｎチャネル電界効果トランジス
タゲート９８に提供される。
号は、ライン９６を介してゲート素子６８のｐチャネル
電界効果トランジスタゲート９４に提供され、インバー
タ８８の出力９２で発生される信号は、ライン１００を
介してゲート素子６８のｎチャネル電界効果トランジス
タゲート９８に提供される。
【００１６】この発明の好ましい実施例においては、イ
ンバータ７２、７６、８２、および８８のそれぞれによ
って課された第１、第２、第３、および第４の遅延間隔
は等しく、各々は第２の遅延回路１４によって課された
遅延周期に寄与する。
ンバータ７２、７６、８２、および８８のそれぞれによ
って課された第１、第２、第３、および第４の遅延間隔
は等しく、各々は第２の遅延回路１４によって課された
遅延周期に寄与する。
【００１７】ゲート素子６８は、好ましくはゲート素子
２２に類似したＣＭＯＳトランスファーゲートであり、
したがってライン９６上の信号がＬＯＷであるか、また
はライン１００上の信号がＨＩＧＨであればいつでも、
ライン７０を介して受けられる信号を伝送する。ゲート
素子６８は、ゲート素子６８が伝送を中止する（すなわ
ち、スイッチがオフにされる）とき、ゲート素子６８を
通して伝送される最後の信号レベルで、出力１０２で信
号をラッチする。ゲート素子６８の出力１０２に現われ
る信号は、二度遅延した信号であり、インバータ１０３
と抵抗素子１０７とインバータ１０４とを含むラッチア
センブリ１０５によって受けられる。インバータ１０３
および抵抗素子１０７は、図１に仮想線で描かれてお
り、ちょうどラッチアセンブリ５８に関して上で説明し
たように、入力端子１６で受けられる入力信号が十分に
高い周波数を有するクロック信号であるときに、それら
２つの素子が不必要であることを示している。
２２に類似したＣＭＯＳトランスファーゲートであり、
したがってライン９６上の信号がＬＯＷであるか、また
はライン１００上の信号がＨＩＧＨであればいつでも、
ライン７０を介して受けられる信号を伝送する。ゲート
素子６８は、ゲート素子６８が伝送を中止する（すなわ
ち、スイッチがオフにされる）とき、ゲート素子６８を
通して伝送される最後の信号レベルで、出力１０２で信
号をラッチする。ゲート素子６８の出力１０２に現われ
る信号は、二度遅延した信号であり、インバータ１０３
と抵抗素子１０７とインバータ１０４とを含むラッチア
センブリ１０５によって受けられる。インバータ１０３
および抵抗素子１０７は、図１に仮想線で描かれてお
り、ちょうどラッチアセンブリ５８に関して上で説明し
たように、入力端子１６で受けられる入力信号が十分に
高い周波数を有するクロック信号であるときに、それら
２つの素子が不必要であることを示している。
【００１８】インバータ１８およびインバータ１０４の
各々は、主に装置１０と（示されてはいないが）装置１
０がそれとともに使用されることのできる他の電子回路
との中間のバッファ機能を行なう。どのようなバッファ
装置も、インバータ１８および１０４の代わりに使用さ
れることができるが、現在のＣＭＯＳ技術は、使用され
ることのできる他の多数のタイプのバッファ装置よりも
簡単なインバータの製造を提供している。
各々は、主に装置１０と（示されてはいないが）装置１
０がそれとともに使用されることのできる他の電子回路
との中間のバッファ機能を行なう。どのようなバッファ
装置も、インバータ１８および１０４の代わりに使用さ
れることができるが、現在のＣＭＯＳ技術は、使用され
ることのできる他の多数のタイプのバッファ装置よりも
簡単なインバータの製造を提供している。
【００１９】装置１０をバッファするためにインバータ
１０４を使用する結果として、インバータ１０４の出力
１０６に現われる信号は、入力端子１６で受けられる入
力信号の反転表示である。したがって、インバータ１０
４の出力１０６に現われる信号は、入力端子１６で受け
られる入力信号と同相である出力端子１１０での信号出
力を提供するために、インバータ１０８に与えられても
よい。
１０４を使用する結果として、インバータ１０４の出力
１０６に現われる信号は、入力端子１６で受けられる入
力信号の反転表示である。したがって、インバータ１０
４の出力１０６に現われる信号は、入力端子１６で受け
られる入力信号と同相である出力端子１１０での信号出
力を提供するために、インバータ１０８に与えられても
よい。
【００２０】第１の遅延回路１２のインバータ２６、２
８、３０、および３２によって、ならびに第２の遅延回
路１４のインバータ７２、７６、８２、および８８によ
って信号に課される様々な遅延間隔を選択することによ
って、入力端子１６で受けられる入力信号のどの部分が
フィルタを行なうために「延ばされる」べきであるかを
確立することができる。
８、３０、および３２によって、ならびに第２の遅延回
路１４のインバータ７２、７６、８２、および８８によ
って信号に課される様々な遅延間隔を選択することによ
って、入力端子１６で受けられる入力信号のどの部分が
フィルタを行なうために「延ばされる」べきであるかを
確立することができる。
【００２１】図２は、図１に示されている装置内での様
々な点での様々な信号を示している。図２では、それぞ
れの波形に対する文字の名称は図１に出てくる文字の名
称と合せられている。
々な点での様々な信号を示している。図２では、それぞ
れの波形に対する文字の名称は図１に出てくる文字の名
称と合せられている。
【００２２】こうして、入力信号Ａ（図２）は、入力端
子１６（図１）で受けられ、第１の（上位）レベル（Ｈ
ＩＧＨ）と第２の（下位）レベル（ＬＯＷ）の間で変化
し、時間ｔ1 、ｔ3 、およびｔ5 でＨＩＧＨからＬＯＷ
に遷移する。時間ｔ1 、ｔ3、およびｔ5 でのＨＩＧＨ
からＬＯＷへの遷移にノイズが伴う。時間ｔ2 、ｔ4、
およびｔ6 でのＬＯＷからＨＩＧＨへの遷移にもノイズ
が伴う。
子１６（図１）で受けられ、第１の（上位）レベル（Ｈ
ＩＧＨ）と第２の（下位）レベル（ＬＯＷ）の間で変化
し、時間ｔ1 、ｔ3 、およびｔ5 でＨＩＧＨからＬＯＷ
に遷移する。時間ｔ1 、ｔ3、およびｔ5 でのＨＩＧＨ
からＬＯＷへの遷移にノイズが伴う。時間ｔ2 、ｔ4、
およびｔ6 でのＬＯＷからＨＩＧＨへの遷移にもノイズ
が伴う。
【００２３】入力信号Ａは、インバータ１８に与えら
れ、第１のメインインバータアウト信号Ｂが発生され、
ライン２０および２４に提供される。もちろん、第１の
メインインバータ１８は、それが信号を伝送し反転する
ときに信号にいくらかの遅延を課す。しかしながら、説
明を簡潔にし、この発明の実施の図示を明確にするため
に、第１の遅延回路１２および第２の遅延回路１４に含
まれるインバータ以外のインバータによって課された遅
延間隔は、この記述においては無視される。したがっ
て、第１のメインインバータアウト信号Ｂは、入力信号
Ａの反転表示である。
れ、第１のメインインバータアウト信号Ｂが発生され、
ライン２０および２４に提供される。もちろん、第１の
メインインバータ１８は、それが信号を伝送し反転する
ときに信号にいくらかの遅延を課す。しかしながら、説
明を簡潔にし、この発明の実施の図示を明確にするため
に、第１の遅延回路１２および第２の遅延回路１４に含
まれるインバータ以外のインバータによって課された遅
延間隔は、この記述においては無視される。したがっ
て、第１のメインインバータアウト信号Ｂは、入力信号
Ａの反転表示である。
【００２４】当業者は、第１遅延第３インバータアウト
信号Ｃ（すなわち、図１で、インバータ３０の出力４２
で現われる信号）が、入力信号Ａと同相であることを認
識するであろう。入力信号Ａが第３のインバータ３０に
伝送される時間までにレベル間の遷移にいくらかノイズ
が伴うかもしれないが、それらのノイズスパイクの影響
はごくわずかであり、再び説明と図示を簡潔にするため
に、この記述においてはそれらは無視される。こうし
て、第１遅延第３インバータ３０アウト信号Ｃは、入力
信号Ａと同相ではあるが、第１のメインインバータアウ
ト信号Ｂよりも３回の遅延間隔だけ遅いということがわ
かる。つまり、第１のメインインバータアウト信号Ｂ
は、時間ｔ1 でＬＯＷからＨＩＧＨに移るが、第１遅延
第３インバータアウト信号Ｃは、時間ｔ1,c まで、それ
に対応するＨＩＧＨからＬＯＷへの反転遷移を行なわな
い。これは、インバータ２６によって課される第１の遅
延間隔が時間ｔ1,a に出力３４で信号の遷移を行なうた
め、第２のインバータ２８がライン３６で受けられる信
号に第２の遅延間隔を課しそのためインバータ２８の出
力３８での信号が時間ｔ1,b で信号の遷移を行なうた
め、および第３のインバータ３０がライン４０を介して
受けられる信号に第３の遅延間隔を課しそのためインバ
ータ３０の出力４２のそれに対応する遷移が時間ｔ1,c
で発生するためである。第４のインバータ３２の出力４
６に現われる信号は、図２の第１遅延第４インバータア
ウト信号Ｄによって表わされ、時間ｔ1,d でＬＯＷから
ＨＩＧＨへ遷移を行なう。
信号Ｃ（すなわち、図１で、インバータ３０の出力４２
で現われる信号）が、入力信号Ａと同相であることを認
識するであろう。入力信号Ａが第３のインバータ３０に
伝送される時間までにレベル間の遷移にいくらかノイズ
が伴うかもしれないが、それらのノイズスパイクの影響
はごくわずかであり、再び説明と図示を簡潔にするため
に、この記述においてはそれらは無視される。こうし
て、第１遅延第３インバータ３０アウト信号Ｃは、入力
信号Ａと同相ではあるが、第１のメインインバータアウ
ト信号Ｂよりも３回の遅延間隔だけ遅いということがわ
かる。つまり、第１のメインインバータアウト信号Ｂ
は、時間ｔ1 でＬＯＷからＨＩＧＨに移るが、第１遅延
第３インバータアウト信号Ｃは、時間ｔ1,c まで、それ
に対応するＨＩＧＨからＬＯＷへの反転遷移を行なわな
い。これは、インバータ２６によって課される第１の遅
延間隔が時間ｔ1,a に出力３４で信号の遷移を行なうた
め、第２のインバータ２８がライン３６で受けられる信
号に第２の遅延間隔を課しそのためインバータ２８の出
力３８での信号が時間ｔ1,b で信号の遷移を行なうた
め、および第３のインバータ３０がライン４０を介して
受けられる信号に第３の遅延間隔を課しそのためインバ
ータ３０の出力４２のそれに対応する遷移が時間ｔ1,c
で発生するためである。第４のインバータ３２の出力４
６に現われる信号は、図２の第１遅延第４インバータア
ウト信号Ｄによって表わされ、時間ｔ1,d でＬＯＷから
ＨＩＧＨへ遷移を行なう。
【００２５】第１遅延第３インバータアウト信号Ｃは、
ライン５２を介して、ゲート素子２２のｐチャネル電界
効果トランジスタゲート４８に与えられる。第１遅延第
４インバータアウト信号Ｄは、ライン５４を介してゲー
ト素子２２のｎチャネル電界効果トランジスタゲート５
０に与えられる。ゲート素子２２は、第１遅延第３イン
バータアウト信号ＣがＬＯＷであるか、または第１遅延
第４インバータアウト信号ＤがＨＩＧＨであるかのどち
らかである限り、ライン２４を介して受けられる信号を
伝送する。したがって、ゲート素子２２はＴX と名称付
けられた間隔の間に伝送を行なう（それは第１遅延第４
インバータアウト信号Ｄを表わす波形より下であり、第
１のメインインバータアウト信号Ｂを表わす波形より下
で再生される）。
ライン５２を介して、ゲート素子２２のｐチャネル電界
効果トランジスタゲート４８に与えられる。第１遅延第
４インバータアウト信号Ｄは、ライン５４を介してゲー
ト素子２２のｎチャネル電界効果トランジスタゲート５
０に与えられる。ゲート素子２２は、第１遅延第３イン
バータアウト信号ＣがＬＯＷであるか、または第１遅延
第４インバータアウト信号ＤがＨＩＧＨであるかのどち
らかである限り、ライン２４を介して受けられる信号を
伝送する。したがって、ゲート素子２２はＴX と名称付
けられた間隔の間に伝送を行なう（それは第１遅延第４
インバータアウト信号Ｄを表わす波形より下であり、第
１のメインインバータアウト信号Ｂを表わす波形より下
で再生される）。
【００２６】第１のトランスファーゲートアウト信号Ｅ
は、一度遅延した信号であり、時間ｔ1,c までＬＯＷに
ラッチされ、そして時間ｔ2,d まで第１のメインインバ
ータアウト信号Ｂに従い、そして時間ｔ3,c までＬＯＷ
にラッチされる等、図２に示されているとおりである。
したがって、第１のトランスファーゲートアウト信号Ｅ
（ゲート素子２２の出力５６に現われる）は、入力信号
Ａと逆相であり、そのＬＯＷパルスは３回の時間間隔だ
け「延ばされ」、かつそのＨＩＧＨからＬＯＷへの遷移
は入力信号ＡのＬＯＷからＨＩＧＨへの遷移と同時に起
こる。
は、一度遅延した信号であり、時間ｔ1,c までＬＯＷに
ラッチされ、そして時間ｔ2,d まで第１のメインインバ
ータアウト信号Ｂに従い、そして時間ｔ3,c までＬＯＷ
にラッチされる等、図２に示されているとおりである。
したがって、第１のトランスファーゲートアウト信号Ｅ
（ゲート素子２２の出力５６に現われる）は、入力信号
Ａと逆相であり、そのＬＯＷパルスは３回の時間間隔だ
け「延ばされ」、かつそのＨＩＧＨからＬＯＷへの遷移
は入力信号ＡのＬＯＷからＨＩＧＨへの遷移と同時に起
こる。
【００２７】第２のメインインバータアウト信号Ｆ（図
１で、ライン６６および７０に現われる）は、第１のト
ランスファーゲートアウト信号Ｅの反転表示である。第
２遅延第３インバータアウト信号Ｇ（図１で、第２の遅
延回路１４のインバータ８２の出力８６に現われる）
は、第１のトランスファーゲートアウト信号Ｅと同相で
あり、第２のメインインバータアウト信号Ｆに関して３
回の時間間隔だけ遅延される。第２遅延第４インバータ
アウト信号Ｈ（図１で、インバータ８８の出力９２で現
われる）は、第２遅延第３インバータアウト信号Ｇの反
転表示であり、第２遅延第３インバータアウト信号Ｇに
関して１回の時間間隔だけ遅延される。
１で、ライン６６および７０に現われる）は、第１のト
ランスファーゲートアウト信号Ｅの反転表示である。第
２遅延第３インバータアウト信号Ｇ（図１で、第２の遅
延回路１４のインバータ８２の出力８６に現われる）
は、第１のトランスファーゲートアウト信号Ｅと同相で
あり、第２のメインインバータアウト信号Ｆに関して３
回の時間間隔だけ遅延される。第２遅延第４インバータ
アウト信号Ｈ（図１で、インバータ８８の出力９２で現
われる）は、第２遅延第３インバータアウト信号Ｇの反
転表示であり、第２遅延第３インバータアウト信号Ｇに
関して１回の時間間隔だけ遅延される。
【００２８】第２遅延第３インバータアウト信号Ｇ（図
１でライン９６に現われる）がＬＯＷであるか、または
第２遅延第４インバータアウト信号Ｈ（図１でライン１
００に現われる）がＨＩＧＨであるかどちらかであれば
いつでも、ゲート素子６８は送信モードである。したが
って、ゲート素子６８は、付注ＴX で示されるときには
送信モードである（それは第２遅延第４インバータアウ
ト信号Ｈを表わす波形より下であり、第２のメインイン
バータアウト信号Ｆを表わす波形より下で再生され
る）。第２のトランスファーゲートアウト信号Ｉ（図１
で、ゲート素子６８の出力１０２に現われる）は、時間
ｔ1,g まで第２のメインインバータアウト信号Ｆに従
い、この時点ではゲート素子６８の出力１０２はゲート
素子６８の出力１０２にあるそのときの出力レベルで時
間ｔ2,c までラッチされる（付注Ｌによって示され
る）。時間ｔ2,c では、第２のメインインバータアウト
信号ＦはＨＩＧＨであるため、第２のトランスファーゲ
ートアウト信号ＩはＨＩＧＨレベルに移る。その後、第
２のトランスファーゲートアウト信号Ｉは、時間ｔ3,g
まで第２のメインインバータアウト信号Ｆに従い、この
時点ではゲート素子６８の出力１０２は時間ｔ4,c まで
ＬＯＷにラッチされ、時間ｔ4,c ではゲート素子６８が
再び送信モードに入り、第２のトランスファーゲートア
ウト信号Ｉが再び第２のメインインバータアウト信号Ｆ
に従い、ＨＩＧＨレベルに移る等、図２に示されている
とおりである。結果として発生するゲート素子６８の出
力１０２での信号は、入力信号Ａと同じデューティサイ
クルおよび周期を有する二度遅延した信号である。図２
に示されている例では、第２のトランスファーゲートア
ウト信号Ｉは、入力信号Ａに関して３回の時間間隔だけ
遅延される。入力信号ＡのＨＩＧＨからＬＯＷへの遷移
に伴うノイズは、それがＨＩＧＨからＬＯＷに変わった
ときにノイズスパイクが入力信号Ａに発生した時間より
も前に第１のメインインバータアウト信号Ｂに存在した
レベルで、第１のトランスファーゲートアウト信号Ｅを
ラッチすることによってフィルタされる。同様に、入力
信号ＡがＬＯＷからＨＩＧＨに変わったときに発生する
ノイズスパイクは、それがＬＯＷからＨＩＧＨに変わっ
たときにノイズスパイクが入力信号Ａに発生した時間よ
りも前に第２のメインインバータアウト信号Ｆに存在し
たレベルで、第２のトランスファーゲートアウト信号Ｉ
をラッチすることによってフィルタされる。
１でライン９６に現われる）がＬＯＷであるか、または
第２遅延第４インバータアウト信号Ｈ（図１でライン１
００に現われる）がＨＩＧＨであるかどちらかであれば
いつでも、ゲート素子６８は送信モードである。したが
って、ゲート素子６８は、付注ＴX で示されるときには
送信モードである（それは第２遅延第４インバータアウ
ト信号Ｈを表わす波形より下であり、第２のメインイン
バータアウト信号Ｆを表わす波形より下で再生され
る）。第２のトランスファーゲートアウト信号Ｉ（図１
で、ゲート素子６８の出力１０２に現われる）は、時間
ｔ1,g まで第２のメインインバータアウト信号Ｆに従
い、この時点ではゲート素子６８の出力１０２はゲート
素子６８の出力１０２にあるそのときの出力レベルで時
間ｔ2,c までラッチされる（付注Ｌによって示され
る）。時間ｔ2,c では、第２のメインインバータアウト
信号ＦはＨＩＧＨであるため、第２のトランスファーゲ
ートアウト信号ＩはＨＩＧＨレベルに移る。その後、第
２のトランスファーゲートアウト信号Ｉは、時間ｔ3,g
まで第２のメインインバータアウト信号Ｆに従い、この
時点ではゲート素子６８の出力１０２は時間ｔ4,c まで
ＬＯＷにラッチされ、時間ｔ4,c ではゲート素子６８が
再び送信モードに入り、第２のトランスファーゲートア
ウト信号Ｉが再び第２のメインインバータアウト信号Ｆ
に従い、ＨＩＧＨレベルに移る等、図２に示されている
とおりである。結果として発生するゲート素子６８の出
力１０２での信号は、入力信号Ａと同じデューティサイ
クルおよび周期を有する二度遅延した信号である。図２
に示されている例では、第２のトランスファーゲートア
ウト信号Ｉは、入力信号Ａに関して３回の時間間隔だけ
遅延される。入力信号ＡのＨＩＧＨからＬＯＷへの遷移
に伴うノイズは、それがＨＩＧＨからＬＯＷに変わった
ときにノイズスパイクが入力信号Ａに発生した時間より
も前に第１のメインインバータアウト信号Ｂに存在した
レベルで、第１のトランスファーゲートアウト信号Ｅを
ラッチすることによってフィルタされる。同様に、入力
信号ＡがＬＯＷからＨＩＧＨに変わったときに発生する
ノイズスパイクは、それがＬＯＷからＨＩＧＨに変わっ
たときにノイズスパイクが入力信号Ａに発生した時間よ
りも前に第２のメインインバータアウト信号Ｆに存在し
たレベルで、第２のトランスファーゲートアウト信号Ｉ
をラッチすることによってフィルタされる。
【００２９】ここで与えられた詳細図および特定例は、
発明の好ましい実施例を記述している一方で、この発明
の装置が開示された正確な詳細と条件とに制限されるも
のでないこと、および前掲の請求によって規定される発
明の意図からそれることなくこの発明に様々な変更が加
えられることが可能であるこということを示す目的のも
のであることが理解されるはずである。
発明の好ましい実施例を記述している一方で、この発明
の装置が開示された正確な詳細と条件とに制限されるも
のでないこと、および前掲の請求によって規定される発
明の意図からそれることなくこの発明に様々な変更が加
えられることが可能であるこということを示す目的のも
のであることが理解されるはずである。
【図１】この発明の好ましい実施例の概略図である。
【図２】図１に示されている装置内の様々な点での様々
な信号を示す図である。
な信号を示す図である。
１２ 第１の遅延回路 １４ 第２の遅延回路 ２２ ゲート素子 ４８ ｐチャネル電界効果トランジスタ（ＦＥＴ）ゲー
ト ５０ ｎチャネル電界効果トランジスタ（ＦＥＴ）ゲー
ト ５８ ラッチアセンブリ ６８ ゲート素子 ９４ ｐチャネル電界効果トランジスタ（ＦＥＴ）ゲー
ト ９８ ｎチャネル電界効果トランジスタ（ＦＥＴ）ゲー
ト １０５ ラッチアセンブリ
ト ５０ ｎチャネル電界効果トランジスタ（ＦＥＴ）ゲー
ト ５８ ラッチアセンブリ ６８ ゲート素子 ９４ ｐチャネル電界効果トランジスタ（ＦＥＴ）ゲー
ト ９８ ｎチャネル電界効果トランジスタ（ＦＥＴ）ゲー
ト １０５ ラッチアセンブリ
Claims (11)
- 【請求項１】 周期的信号からノイズをフィルタする装
置であって、前記信号は一度目に第１の信号レベルから
第２の信号レベルへの第１のずれを生じ、二度目に前記
第２の信号レベルから前記第１の信号レベルへの第２の
ずれを生じ、 前記第１のずれおよび前記第２のずれの連続的発生が信
号周期を規定し、 予め定められた遅延期間を課すための第１の遅延手段
と、 前記信号の伝送を制御するための第１のゲート手段とを
含み、前記第１のゲート手段は、前記第１の遅延手段に
作動的に接続され、前記第１の遅延手段と協働して、前
記遅延期間だけ前記第１のずれおよび第２のずれのうち
の一方を遅延させて、一度遅延した信号を発生し、さら
に、 前記予め定められた遅延を課すための第２の遅延手段
と、 前記一度遅延した信号の伝送を制御するための第２のゲ
ート手段とを含み、前記第２のゲート手段は、前記第１
のゲート手段および前記第２の遅延手段に作動的に接続
され、前記第２の遅延手段と協働して、前記遅延期間だ
け前記第１のずれおよび前記第２のずれのうちの他方を
遅延させて、二度遅延した信号を発生する、装置。 - 【請求項２】 前記第１の遅延手段は前記信号を受ける
ために作動的に接続され、前記第１の遅延手段と前記第
１のゲート手段との前記協働が、前記第１の遅延手段に
よって発生された第１の遅延制御信号によって行なわ
れ、前記第１のゲート手段は前記第１の遅延制御信号に
応答し、前記第１の遅延制御信号は前記信号の派生物で
ある、請求項１に記載の周期的信号からノイズをフィル
タする、装置。 - 【請求項３】 前記第２の遅延手段は、前記一度遅延し
た信号を受けるために作動的に接続され、前記第２の遅
延手段と前記第２のゲート手段との前記協働が前記第２
の遅延手段によって発生された第２の遅延制御信号によ
って行なわれ、前記第２のゲート手段は前記第２の遅延
制御信号に応答し、前記第２の遅延制御信号は前記一度
遅延した信号の派生物である、請求項２に記載の周期的
信号からノイズをフィルタする、装置。 - 【請求項４】 前記信号を受けるための入力手段と、前
記二度遅延した信号を出力するための出力手段と、複数
のバッファ装置とをさらに含み、前記複数のバッファ装
置の第１のバッファ装置は、前記入力手段から前記信号
を受けかつ前記信号を前記第１の遅延手段と前記第１の
ゲート手段とに伝送するために作動的に接続され、前記
複数のバッファ装置の第２のバッファ装置は、前記第１
のゲート手段から前記一度遅延した信号を受け、前記一
度遅延した信号を前記第２の遅延手段と前記第２のゲー
ト手段とに伝送するために作動的に接続され、前記複数
のバッファ装置の第３のバッファ装置は、前記第２のゲ
ート手段から前記二度遅延した信号を受けかつ前記二度
遅延した信号を前記出力手段に伝送するために作動的に
接続される、請求項３に記載の周期的信号からノイズを
フィルタする、装置。 - 【請求項５】 前記第２のバッファ装置はラッチ装置を
含む、請求項４に記載の周期的信号からノイズをフィル
タする、装置。 - 【請求項６】 前記第１のバッファ装置、前記第２のバ
ッファ装置、および前記第３のバッファ装置の各々はイ
ンバータを含む、請求項４に記載の周期的信号からノイ
ズをフィルタする、装置。 - 【請求項７】 前記第１の遅延手段は第１の複数の直列
接続されたインバータを含み、前記第２の遅延手段は第
２の複数の直列接続されたインバータを含む、請求項３
に記載の周期的信号からノイズをフィルタする、装置。 - 【請求項８】 前記第１のゲート手段は第１のＣＭＯＳ
トランスファーゲートを含み、前記第２のゲート手段は
第２のＣＭＯＳトランスファーゲートを含み、前記第１
の遅延制御信号は前記第１の複数の直列接続されたイン
バータの終りから２番目のインバータからの出力と前記
第１の複数の直列接続されたインバータの最後のインバ
ータからの出力とを含み、前記第２の遅延制御信号は前
記第２の複数の直列接続されたインバータの終りから２
番目のインバータからの出力と前記第２の複数の直列接
続されたインバータの最後のインバータからの出力とを
含む、請求項７に記載の周期的信号からノイズをフィル
タする、装置。 - 【請求項９】 前記信号を受けるための入力手段と、前
記二度遅延した信号を出力するための出力手段と、複数
のバッファ装置とをさらに含み、前記複数のバッファ装
置の第１のバッファ装置は、前記入力手段から前記信号
を受けかつ前記信号を前記第１の遅延手段と前記第１の
ゲート手段とに伝送するために作動的に接続され、前記
複数のバッファ装置の第２のバッファ装置は前記第１の
ゲート手段から前記一度遅延した信号を受けかつ前記一
度遅延した信号を前記第２の遅延手段と前記第２のゲー
ト手段とに伝送するために作動的に接続され、前記複数
のバッファ装置の第３のバッファ装置は前記第２のゲー
ト手段から前記二度遅延した信号を受けかつ前記二度遅
延した信号を前記出力手段に伝送するために作動的に接
続される、請求項８に記載の周期的信号からノイズをフ
ィルタする、装置。 - 【請求項１０】 前記第２のバッファ装置はラッチ装置
を含む、請求項９に記載の周期的信号からノイズをフィ
ルタする、装置。 - 【請求項１１】 前記第１のバッファ装置、前記第２の
バッファ装置、および前記第３のバッファ装置の各々は
インバータを含む、請求項９に記載の周期的信号からノ
イズをフィルタする、装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/858,892 US5194768A (en) | 1992-03-27 | 1992-03-27 | Apparatus for filtering noise from a periodic signal |
| US858892 | 1992-03-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613838A true JPH0613838A (ja) | 1994-01-21 |
Family
ID=25329447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5065204A Withdrawn JPH0613838A (ja) | 1992-03-27 | 1993-03-24 | 周期的信号からノイズをフィルタする装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5194768A (ja) |
| EP (1) | EP0562712B1 (ja) |
| JP (1) | JPH0613838A (ja) |
| DE (1) | DE69312137D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0607670B1 (en) * | 1993-01-21 | 1999-07-14 | Advanced Micro Devices, Inc. | Data latching |
| US5563532A (en) * | 1994-01-24 | 1996-10-08 | Advanced Micro Devices, Inc. | Double filtering glitch eater for elimination of noise from signals on a SCSI bus |
| US5475320A (en) * | 1994-08-11 | 1995-12-12 | Texas Instruments Incorporated | Data processing with a self-timed approach to spurious transitions |
| EP0703530A3 (en) * | 1994-09-21 | 1996-08-14 | Texas Instruments Inc | Detection in the change in logic state in a data processing system |
| US6134252A (en) * | 1997-04-11 | 2000-10-17 | Advanced Micro Devices, Inc. | Enhanced glitch removal circuit |
| US7155372B2 (en) * | 2002-12-30 | 2006-12-26 | Bae Systems Information And Electronic Systems | Methods and apparatuses for filtering pulses |
| JP5431992B2 (ja) * | 2010-02-09 | 2014-03-05 | セイコーインスツル株式会社 | トランスミッションゲート及び半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4740717A (en) * | 1986-11-25 | 1988-04-26 | North American Philips Corporation, Signetics Division | Switching device with dynamic hysteresis |
| JP2621993B2 (ja) * | 1989-09-05 | 1997-06-18 | 株式会社東芝 | フリップフロップ回路 |
| IT1243301B (it) * | 1990-05-25 | 1994-05-26 | Sgs Thomson Microelectronics | Circuito di filtraggio di un segnale logico affetto da spikes di commutazione |
-
1992
- 1992-03-27 US US07/858,892 patent/US5194768A/en not_active Expired - Lifetime
-
1993
- 1993-02-17 DE DE69312137T patent/DE69312137D1/de not_active Expired - Lifetime
- 1993-02-17 EP EP93301167A patent/EP0562712B1/en not_active Expired - Lifetime
- 1993-03-24 JP JP5065204A patent/JPH0613838A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0562712B1 (en) | 1997-07-16 |
| US5194768A (en) | 1993-03-16 |
| EP0562712A3 (en) | 1993-12-01 |
| DE69312137D1 (de) | 1997-08-21 |
| EP0562712A2 (en) | 1993-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5041802A (en) | Low power oscillator with high start-up ability | |
| GB1100620A (en) | Electronic relay | |
| KR940017438A (ko) | 집적된 파정형(waveshaping)회로 | |
| JPH0613838A (ja) | 周期的信号からノイズをフィルタする装置 | |
| CN118764353A (zh) | 数字信号的解调电路、解调方法和数字隔离器 | |
| KR880000880A (ko) | 비 교 기 | |
| JPS5919500B2 (ja) | 高速デ−タ伝送装置 | |
| KR930003534A (ko) | 동시 상보 출력 펄스를 생성하는 펄스 발생회로 | |
| CN100417021C (zh) | 电压电平转换装置及连续脉冲发生器 | |
| JPS5834982B2 (ja) | クロツクドライバ−回路 | |
| US20020101945A1 (en) | Digital blanking circuit | |
| JP2641890B2 (ja) | 半導体集積回路 | |
| JP2814647B2 (ja) | ドライバ出力回路 | |
| JPH0441629Y2 (ja) | ||
| KR0179780B1 (ko) | 상보형 클럭발생기 | |
| JPH05145385A (ja) | Ｃｍｏｓ出力バツフア回路 | |
| JP2969732B2 (ja) | 半導体集積回路 | |
| JP2969723B2 (ja) | ドライバ出力回路 | |
| JP2637734B2 (ja) | 出力回路 | |
| KR900006570B1 (ko) | 브이 씨 알의 편집장치 | |
| KR920004590B1 (ko) | 랫치(Latch)를 이용한 리모콘 모드전환 방식 | |
| KR970055242A (ko) | 주기적인 디지탈 신호의 주파수를 배가하는 주파수 배가장치 | |
| SU1265802A1 (ru) | Перемножитель | |
| KR940001491Y1 (ko) | 광전 스위치의 출력 다기능회로 | |
| SU624357A1 (ru) | Формирователь синхронизированных импульсов |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |