JPH0442537A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
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- JPH0442537A JPH0442537A JP15080590A JP15080590A JPH0442537A JP H0442537 A JPH0442537 A JP H0442537A JP 15080590 A JP15080590 A JP 15080590A JP 15080590 A JP15080590 A JP 15080590A JP H0442537 A JPH0442537 A JP H0442537A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
半導体装置及びその製造方法に係り、特に配線パターン
及びその製造方法に関し
マイグレーションに対する耐性の大きい、信頼性の高い
配線を有する半導体装置及びその製造方法を提供するこ
とを目的とし。DETAILED DESCRIPTION OF THE INVENTION [Summary] It is an object of the present invention to provide a semiconductor device and a method for manufacturing the same, which have highly reliable wiring that has high resistance to migration, particularly regarding a wiring pattern and a method for manufacturing the same. For the purpose.
半導体基板上に形成されたアルミニウムを主成分とする
合金からなる配線パターンと、該配線パターンの表面を
取り巻くアルミナ被膜を有する半導体装置により構成す
る。The semiconductor device includes a wiring pattern formed on a semiconductor substrate and made of an alloy containing aluminum as a main component, and an alumina coating surrounding the surface of the wiring pattern.
また、半導体基板上にバリアメタル膜を形成する工程と
、該バリアメタル膜表面を酸化して酸化膜を形成する工
程と、該酸化膜上にアルミニウム合金膜を堆積するとと
もに、該酸化膜と該アルミニウム合金膜とが互いに重ね
合わさる面で該アルミニウム合金膜と該酸化膜を反応さ
せてアルミナ被膜を生成する工程と、前記アルミニウム
合金膜をパターニングして配線パターンを形成する工程
と、該配線パターンを酸化して表面にアルミナ被膜を形
成する工程とを有する半導体装置の製造方法により構成
する。Further, the steps include forming a barrier metal film on the semiconductor substrate, oxidizing the surface of the barrier metal film to form an oxide film, depositing an aluminum alloy film on the oxide film, and depositing an aluminum alloy film on the oxide film. A step of reacting the aluminum alloy film and the oxide film on a surface where the aluminum alloy film and the oxide film overlap each other to form an alumina film, a step of patterning the aluminum alloy film to form a wiring pattern, and a step of forming the wiring pattern. The semiconductor device manufacturing method includes a step of oxidizing to form an alumina film on the surface.
本発明は半導体装置及びその製造方法に係り。 The present invention relates to a semiconductor device and a method for manufacturing the same.
特に配線パターン及びその製造方法に関する。In particular, it relates to wiring patterns and methods of manufacturing the same.
半導体基板に形成された素子の微細化に伴い。With the miniaturization of elements formed on semiconductor substrates.
アルミニウムあるいはアルミニウムを主成分とするアル
ミニウム合金の配線パターンにおいて、ストレスマイグ
レーションやエレクトロマイグレーションによる断線が
深刻な問題となってきている。In wiring patterns made of aluminum or aluminum alloys containing aluminum as a main component, disconnection due to stress migration or electromigration has become a serious problem.
そのため、マイグレーション対策を講じた配線パターン
が要求される。Therefore, a wiring pattern that takes measures against migration is required.
従来の配線パターン形成の例では、素子の形成されたＳ
ｉ基板上あるいは絶縁膜上にバリアメタルとして窒化チ
タン膜あるいはチタン膜上に窒化チタン膜を堆積し、そ
の上にアルミニウム合金層を堆積し、そのアルミニウム
合金層をパターニングして配線パターンを形成している
。ところで。In an example of conventional wiring pattern formation, S
A titanium nitride film or a titanium nitride film is deposited on a titanium film as a barrier metal on an i-substrate or an insulating film, an aluminum alloy layer is deposited on top of the titanium nitride film, and the aluminum alloy layer is patterned to form a wiring pattern. There is. by the way.
半導体装置の微細化に伴い、エレクトロマイグレーショ
ンやストレスマイグレーションによる断線が深刻な問題
になり、その対策として、アルミニウム合金層の材料を
Ａｌ−５ｉから＾ｌ−５ｉ−Ｃｕにすることや１表面に
アルミナ被膜を形成するといった方法が行われている。With the miniaturization of semiconductor devices, wire breakage due to electromigration and stress migration has become a serious problem. As a countermeasure, we have changed the material of the aluminum alloy layer from Al-5i to ^l-5i-Cu, and added alumina to the first surface. Methods such as forming a film are being used.
しかし、これらの対策もいまだ十分とはいえず。However, these measures are still not sufficient.
さらにマイグレーションに対する耐性を高めるための対
策が必要とされる。Furthermore, measures are required to increase resistance to migration.
本発明は、エレクトロマイグレーションやストレスマイ
グレーションによる断線を抑制して、配線の信軌性を向
上させた半導体装置及びその製造方法を提供することを
目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a method for manufacturing the same, which suppress disconnection due to electromigration or stress migration and improve the reliability of wiring.
上記課題は、半導体基板１上に形成されたアルミニウム
を主成分とする合金からなる配線パターン７と、該配線
パターン７の表面を取り巻くアルミナ被膜６，７ａを有
する半導体装置によって解決される。The above problem is solved by a semiconductor device having a wiring pattern 7 formed on a semiconductor substrate 1 and made of an alloy containing aluminum as a main component, and alumina coatings 6 and 7a surrounding the surface of the wiring pattern 7.
また、半導体基板１上にバリアメタル膜３を形成する工
程と、該バリアメタル膜３表面を酸化して酸化膜４を形
成する工程と、該酸化膜４上にアルミニウム合金膜５を
堆積するとともに、該酸化膜４と該アルミニウム合金膜
５とが互いに重ね合わさる面で該アルミニウム合金膜５
と該酸化膜４を反応させてアルミナ被膜６を生成する工
程と。Further, a step of forming a barrier metal film 3 on the semiconductor substrate 1, a step of oxidizing the surface of the barrier metal film 3 to form an oxide film 4, and depositing an aluminum alloy film 5 on the oxide film 4 are also performed. , the aluminum alloy film 5 on the surface where the oxide film 4 and the aluminum alloy film 5 overlap each other.
and a step of reacting the oxide film 4 to form an alumina film 6.
前記アルミニウム合金膜５をパターニングして配線パタ
ーン７を形成する工程と、該配線パターン７を酸化して
表面にアルミナ被膜７ａを形成する工程とを有する半導
体装置の製造方法によって解決される。The problem is solved by a method for manufacturing a semiconductor device that includes a step of patterning the aluminum alloy film 5 to form a wiring pattern 7, and a step of oxidizing the wiring pattern 7 to form an alumina film 7a on the surface.
本発明では配線パターン７の表面全体にアルミナ被膜を
形成するので表面全体が強化され、エレクトロマイグレ
ーションやストレスマイグレーションに対する耐性が向
上する。したがって、エレクトロマイグレーションやス
トレスマイグレーションが生じたとしても、それによる
断線を抑制することができる。In the present invention, since an alumina film is formed on the entire surface of the wiring pattern 7, the entire surface is strengthened and resistance to electromigration and stress migration is improved. Therefore, even if electromigration or stress migration occurs, disconnection due to this can be suppressed.
第１図（ａ）〜（ｆ）は実施例を説明するための工程順
側面断面図であり、以下、これらの図を参照しながら説
明する。FIGS. 1(a) to 1(f) are side sectional views in the order of steps for explaining the embodiment, and the following description will be made with reference to these figures.
第１図（ａ）参照
素子の形成されたＳｉ基板１上に、絶縁膜としてＣＶＤ
法により厚さ０．４μｍのＢＰＳＧ膜２を形成する。そ
のＢＰＳＧ膜２に、配線形成のためのコンタクトホール
８を形成する。FIG. 1(a) A CVD film is formed as an insulating film on the Si substrate 1 on which the reference element is formed.
A BPSG film 2 having a thickness of 0.4 μm is formed by the method. A contact hole 8 for forming wiring is formed in the BPSG film 2.
第１図（ｂ）参照
Ｓｉ基板１上及びＢＰＳＧ膜２上に、スパッタ法により
厚さ０．１ μｍの窒化チタン膜３を形成する。この窒
化チタン膜３は基板と配線間に設けられるバリアメタル
膜である。Referring to FIG. 1(b), a titanium nitride film 3 having a thickness of 0.1 μm is formed on the Si substrate 1 and the BPSG film 2 by sputtering. This titanium nitride film 3 is a barrier metal film provided between the substrate and the wiring.
第１図（ｃ）参照
窒化チタン膜３の表面を酸化して、窒化チタン膜３の一
部を窒化チタン酸化膜４とする。酸化のために２例えば
数％の酸素を含む窒素を流しながら、４５０°Ｃ１３０
分の熱処理を行う。この条件により、厚さ画人程度の窒
化チタン酸化膜４が形成される。Referring to FIG. 1(c), the surface of the titanium nitride film 3 is oxidized to form a part of the titanium nitride film 3 into a titanium nitride oxide film 4. 450°C 130°C while flowing nitrogen containing a few percent of oxygen for oxidation.
Perform heat treatment for 1 minute. Under these conditions, a titanium nitride oxide film 4 having a thickness of approximately the same size as that of a painter is formed.
第１図（ｄ）参照
Ｓｉ基板１を２５０°Ｃ程度に加熱し、窒化チタン酸化
膜４上に２ スパッタ法により１％Ｓｉを含むアルミニ
ウム合金を０．５〜１μｍの厚さに堆積し。Refer to FIG. 1(d), a Si substrate 1 is heated to about 250° C., and an aluminum alloy containing 1% Si is deposited to a thickness of 0.5 to 1 μm on the titanium nitride oxide film 4 by sputtering.
アルミニウム合金膜５を形成する。アルミニウム合金膜
５の堆積と同時に、窒化チタン酸化膜４とアルミニウム
合金膜５が反応してアルミナを生じアルミニウム合金膜
５と窒化チタン膜３の間にアルミナ被膜６が形成される
。An aluminum alloy film 5 is formed. At the same time as the aluminum alloy film 5 is deposited, the titanium nitride oxide film 4 and the aluminum alloy film 5 react to form alumina, and an alumina film 6 is formed between the aluminum alloy film 5 and the titanium nitride film 3.
第１図（ｅ）参照
アルミニウム合金膜５とアルミナ被膜６と窒化チタン膜
３をパターニングして２幅０．５〜１μｍの配線パター
ン７を形成する。Refer to FIG. 1(e), the aluminum alloy film 5, the alumina film 6, and the titanium nitride film 3 are patterned to form a wiring pattern 7 having a width of 0.5 to 1 μm.
第１図（ｆ）参照
配線パターン７を陽極酸化して１表面に厚さ数百人のア
ルミナ被膜７ａを形成する。FIG. 1(f) The reference wiring pattern 7 is anodized to form an alumina film 7a with a thickness of several hundred layers on one surface.
第２図は最終工程の正面断面図（第１図（ｆ）のＡ−Ａ
断面図）を示す。配線パターン７の幅は。Figure 2 is a front sectional view of the final process (A-A in Figure 1(f)).
(cross-sectional view) is shown. What is the width of wiring pattern 7?
０．５〜１μｍである。It is 0.5 to 1 μm.
このようにして、配線パターン７の周囲すべてをアルミ
ナ被膜６．７８で覆うことができた。In this way, the entire periphery of the wiring pattern 7 could be covered with the alumina film 6.78.
なお、アルミナ被膜６は窒化チタン膜３とアルミニウム
合金膜５との間の電気的導通を損なわないことを確認し
た。It was confirmed that the alumina film 6 did not impair electrical continuity between the titanium nitride film 3 and the aluminum alloy film 5.
配線パターン７の周囲すべてが機械的に強固なアルミナ
被膜６，７ａで覆われているので、ストレスマイグレー
ションやエレクトロマイグレーションに対する耐性が向
上し、断線にいたる時間を延長することができた。Since the entire periphery of the wiring pattern 7 is covered with mechanically strong alumina coatings 6 and 7a, resistance to stress migration and electromigration is improved, and the time required for disconnection to occur can be extended.
以上説明したように５本発明によれば、ストレスマイグ
レーションやエレクトロマイグレーションに対する対策
を講じた配線が得られる。As explained above, according to the present invention, a wiring that takes measures against stress migration and electromigration can be obtained.
本発明は配線の高信頼化に寄与するところが大きい。The present invention greatly contributes to higher reliability of wiring.
６はアルミナ被膜。6 is alumina coating.
７は配線パターン。7 is the wiring pattern.
７ａはアルミナ被膜 ８はコンタクトホール7a is alumina coating 8 is a contact hole
第１図（ａ）〜（ｆ）は本発明の詳細な説明するための
工程順側面断面図。
第２図は最終工程の正面断面図
である。
図において。
１は半導体基板であってＳｉ基板。
２は絶縁膜であってＢＰＳＧ膜。
３はバリアメタル膜であって窒化チタン膜。
４は酸化膜であって窒化チタン酸化膜。
５はアルミニウム合金膜。
第
図
最終工程の正面餌百図
第
図FIGS. 1(a) to 1(f) are side sectional views in the order of steps for explaining the present invention in detail. FIG. 2 is a front sectional view of the final step. In fig. 1 is a semiconductor substrate, which is a Si substrate. 2 is an insulating film, which is a BPSG film. 3 is a barrier metal film, which is a titanium nitride film. 4 is an oxide film, which is a titanium nitride oxide film. 5 is an aluminum alloy film. Diagram: 100 frontal baits for the final process Diagram:
Claims (1)
主成分とする合金からなる配線パターン（７）と、該配
線パターン（７）の表面を取り巻くアルミナ被膜（６、
７ａ）を有することを特徴とする半導体装置。 〔２〕半導体基板（１）上にバリアメタル膜（３）を形
成する工程と、 該バリアメタル膜（３）表面を酸化して酸化膜（４）を
形成する工程と、 該酸化膜（４）上にアルミニウム合金膜（５）を堆積す
るとともに、該酸化膜（４）と該アルミニウム合金膜（
５）とが互いに重ね合わさる面で該アルミニウム合金膜
（５）と該酸化膜（４）を反応させてアルミナ被膜（６
）を生成する工程と、 前記アルミニウム合金膜（５）をパターニングして配線
パターン（７）を形成する工程と、 該配線パターン（７）を酸化して表面にアルミナ被膜（
７ａ）を形成する工程とを 有することを特徴とする半導体装置の製造方法。[Scope of Claims] [1] A wiring pattern (7) made of an alloy containing aluminum as a main component formed on a semiconductor substrate (1), and an alumina coating (6,
7a) A semiconductor device characterized by having the following. [2] A step of forming a barrier metal film (3) on the semiconductor substrate (1), a step of oxidizing the surface of the barrier metal film (3) to form an oxide film (4), and a step of forming the oxide film (4). ) is deposited on the aluminum alloy film (5), and the oxide film (4) and the aluminum alloy film (
The aluminum alloy film (5) and the oxide film (4) are reacted on the surface where the aluminum alloy film (5) and the oxide film (4) overlap each other to form an alumina film (6).
), a step of patterning the aluminum alloy film (5) to form a wiring pattern (7), and oxidizing the wiring pattern (7) to form an alumina film (
7a) A method for manufacturing a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15080590A JPH0442537A (en) | 1990-06-08 | 1990-06-08 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15080590A JPH0442537A (en) | 1990-06-08 | 1990-06-08 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0442537A true JPH0442537A (en) | 1992-02-13 |
Family
ID=15504813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15080590A Pending JPH0442537A (en) | 1990-06-08 | 1990-06-08 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0442537A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5703403A (en) * | 1993-11-08 | 1997-12-30 | Nippondenso Co., Ltd. | Electrode for semiconductor device and method for producing the same |
| US6348735B1 (en) | 1994-04-28 | 2002-02-19 | Nippondenso Co., Lt. | Electrode for semiconductor device and method for manufacturing same |
| US6650017B1 (en) | 1999-08-20 | 2003-11-18 | Denso Corporation | Electrical wiring of semiconductor device enabling increase in electromigration (EM) lifetime |
-
1990
- 1990-06-08 JP JP15080590A patent/JPH0442537A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5703403A (en) * | 1993-11-08 | 1997-12-30 | Nippondenso Co., Ltd. | Electrode for semiconductor device and method for producing the same |
| US6348735B1 (en) | 1994-04-28 | 2002-02-19 | Nippondenso Co., Lt. | Electrode for semiconductor device and method for manufacturing same |
| DE19515564B4 (en) * | 1994-04-28 | 2008-07-03 | Denso Corp., Kariya | Electrode for a semiconductor device and method of making the same |
| US6650017B1 (en) | 1999-08-20 | 2003-11-18 | Denso Corporation | Electrical wiring of semiconductor device enabling increase in electromigration (EM) lifetime |
| US6908857B2 (en) | 1999-08-20 | 2005-06-21 | Denso Corporation | Method of manufacturing semiconductor device |
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