JPH0442700B2

JPH0442700B2 -

Info

Publication number: JPH0442700B2
Application number: JP16428187A
Authority: JP
Inventors: Takashi Watanabe; Shinji Kyoe
Original assignee: PFU Ltd
Current assignee: PFU Ltd
Priority date: 1987-07-01
Filing date: 1987-07-01
Publication date: 1992-07-14
Also published as: JPS648469A

Description

【発明の詳細な説明】〔概要〕メインCPU以外にバス・マスタとなり得る装
置が複数個あるシステムにおけるバス獲得装置の
改良に関し、バス獲得を従来方式に比して効率良く行い得る
バス獲得装置を提供することを目的として、バス・アビータ１と、連続モード判定部２と、バス・リクエストをORしたものをバス獲得要
求信号RQBUSとしてメインの中央処理装置に送
るためのORゲートＧ２５とを具備するバス獲得装置であつて、バス・アビータ１は、優先制御部３、バス利用
可能信号送出部４から構成され、優先制御部３は、複数のバス・リクエストが競
合したとき優先順位に従つてその内の１個を選択
するように構成され、バス利用可能信号送出部４は、優先制御部３の
アービトレーシヨン結果を記憶するＪ−Ｋフリツ
プ・フロツプと、メインの中央処理装置から送ら
れて来る利用可能バス信号AVBUSが利用可を示
している場合またはメインの中央処理装置のバス
獲得を禁止させるための信号BGACKが禁止を示
している場合に上記Ｊ−Ｋフリツプ・フロツプの
バス利用可能信号を出力させるためのANDゲー
トとで構成され、連続モード判定部２は、連続モード検出部５、
バス利用可能信号検出部６、連続モード検出部５
の出力がＪ入力端子に印加されると共にバス利用
可能信号検出部６の出力がＫ入力端子に印加され
るＪ−Ｋフリツプ・フロツプFF１２，Ｊ−Ｋフ
リツプ・フロツプFF１２の出力またはバス利用
可能信号検出部６の出力を信号BGACKとして出
力するORゲートＧ３７から構成され、連続モード検出部５は、利用可を示す値のバス
利用可能信号が存在し且つ他のバス・リクエスト
が存在する場合にはオンの信号を出力するように
構成され、バス利用可能信号検出部６は、利用可を示すバ
ス利用可能信号が存在しなくなつた後、一定期間
だけオンの信号を出力するように構成されている
ことを特徴としている。[Detailed Description of the Invention] [Summary] Regarding the improvement of a bus acquisition device in a system in which there are multiple devices that can act as bus masters in addition to the main CPU, the present invention provides a bus acquisition device that can perform bus acquisition more efficiently than conventional methods. For the purpose of providing this, the system is equipped with a bus arbiter 1, a continuous mode determination unit 2, and an OR gate G25 for sending the ORed result of bus requests to the main central processing unit as a bus acquisition request signal RQBUS. The bus arbiter 1 is a bus acquisition device, and is composed of a priority control section 3 and a bus availability signal transmission section 4. The bus availability signal sending unit 4 is configured to select one of the bus availability signals, and the bus availability signal sending unit 4 receives the signal sent from the JK flip-flop that stores the arbitration result of the priority control unit 3 and the main central processing unit. When the incoming available bus signal AVBUS indicates availability, or when the signal BGACK for inhibiting the main central processing unit from acquiring the bus indicates inhibition, the JK flip-flop's bus availability signal is activated. The continuous mode determining section 2 is composed of a continuous mode detecting section 5, an AND gate for outputting
Bus availability signal detection unit 6, continuous mode detection unit 5
The output of the J-K flip-flop FF12 is applied to the J input terminal, and the output of the bus available signal detection section 6 is applied to the K input terminal. Consisting of an OR gate G37 that outputs the output of the detection unit 6 as a signal BGACK, the continuous mode detection unit 5 detects that if there is a bus availability signal with a value indicating availability and there is another bus request, The bus availability signal detection unit 6 is configured to output an on signal for a certain period of time after the bus availability signal indicating bus availability ceases to exist. It is characterized by the presence of

[Industrial application field]

本発明は、メインCPU以外にバス・マスタと
なり得る装置が複数個あるシステムにおけるバス
獲得装置の改良に関するものである。 The present invention relates to an improvement of a bus acquisition device in a system in which there are a plurality of devices other than the main CPU that can become bus masters.

[Conventional technology]

第４図は従来のバス獲得方式を示す図である。
同図において、１はバス・アビータ、Ｇ２５とＧ
２６はゲートをそれぞれ示している。バス・アビ
ータ１は、バス・リクエストBSRQ１ないし
BSRQ３のうちの何れかがオンになつたとき、そ
の内の１個を選択する。選択されたバス・リクエ
ストがBSRQ１であるとすると、AVBUSがオン
になつた時にバス利用可能信号BSAV１がバ
ス・アビータ１から出力される。バス・リクエス
ト信号BSRQ１ないしBSRQ３の内の何れかがオ
ンになると、ゲートＧ２５からオンの信号
RQBUSがメインのCPUに送られる。オンの信号
RQBUSは、メインのCPUに対してバスを解放し
て欲しいと言うことを要求する信号である。バス
利用可能信号BSAV１ないしBSAV３の内の１
個がオンになると、ゲートＧ２６からオンの信号
BGACKがメインのCPUに送られる。オンの信
号BGACKはメインのCPUに対してバスを使用
している装置が存在することを示す信号であり、
この信号BGACKがオンである場合にはメインの
CPUはバスを獲得できない。 FIG. 4 is a diagram showing a conventional bus acquisition method.
In the same figure, 1 is the bus avita, G25 and G
26 indicates gates. Bus aviator 1 accepts bus requests BSRQ1 or
When any of BSRQ3 turns on, one of them is selected. Assuming that the selected bus request is BSRQ1, the bus available signal BSAV1 is output from the bus arbiter 1 when AVBUS is turned on. When any of the bus request signals BSRQ1 to BSRQ3 turns on, a signal turns on from gate G25.
RQBUS is sent to the main CPU. on signal
RQBUS is a signal that requests the main CPU to release the bus. One of the bus availability signals BSAV1 to BSAV3
When the switch turns on, a signal turns on from gate G26.
BGACK is sent to the main CPU. The on signal BGACK is a signal that indicates to the main CPU that there is a device using the bus.
When this signal BGACK is on, the main
CPU cannot acquire bus.

従来のバス方式は、普段はメインCPUがバス
を獲得しており、バスを欲しい装置（チヤネルな
ど）はメインCPUに対してバス要求を出してい
た。メインCPUは、この要求に対して自分がバ
スをアクセスしていなければ即時に、アクセスし
ていればそのアクセスが終わつた後で利用可能バ
ス信号AVBUSを出し、チヤネルはバス利用可能
信号BSAVを受けて始めてバスを獲得するが、
チヤネルとしては毎回この動作をしなければなら
なかつた。そのため、複数のチヤネルから同時に
リクエストが出た場合、始めのチヤネルから次の
チヤネルにバス・マスタが切り替わる時、実際に
はメインCPUがバスを取ることがないのにも係
わらず、メインCPUに制御を戻して一連のバ
ス・シーケンスを行つていたため、無駄な時間が
多かつた。 In the conventional bus system, the main CPU usually acquired the bus, and devices that wanted the bus (such as channels) issued bus requests to the main CPU. In response to this request, the main CPU issues the available bus signal AVBUS immediately if it is not accessing the bus, or after the access has finished if it is, and the channel receives the bus available signal BSAV. You can get a bus for the first time, but
As a channel, we had to do this every time. Therefore, when requests are issued from multiple channels at the same time, when the bus master switches from the first channel to the next, the main CPU takes control even though the main CPU does not actually take the bus. A lot of time was wasted because we had to go back and do a series of bus sequences.

本発明は、この点に鑑みて創作されたものであ
つて、バス獲得を従来方式に比して効率良く行い
得るバス獲得装置を提供することを目的としてい
る。 The present invention was created in view of this point, and an object of the present invention is to provide a bus acquisition device that can acquire a bus more efficiently than conventional systems.

[Means for solving problems]

第１図は本発明の原理図であり、第１図ａは全
体の構成を示す図である。本発明のバス獲得装置
は、バス・アビータ１、連続モード判定回路２お
よびORゲートＧ２５より成る。 FIG. 1 is a diagram showing the principle of the present invention, and FIG. 1a is a diagram showing the overall configuration. The bus acquisition device of the present invention comprises a bus arbiter 1, a continuous mode determination circuit 2 and an OR gate G25.

第１図ｂはバス・アビータ１の構成を示す図で
ある。バス・アビータ１は、優先制御部３および
BSAV送出部４（バス利用可能信号送出部）よ
り成る。BSAV送出部４は、優先制御後の信号
を出力するか否かを判断する。 FIG. 1b is a diagram showing the configuration of the bus arbiter 1. The bus arbiter 1 includes a priority control unit 3 and
It consists of a BSAV sending unit 4 (bus availability signal sending unit). The BSAV sending unit 4 determines whether to output the signal after priority control.

第１図ｃは連続モード判定部２の構成を示す図
である。連続モード判定部２は、連続モード検出
部５、バス利用可能信号BSAVが落ちたことを
検出するBSAV検出部６、Ｊ−Ｋフリツプ・フ
ロツプFF１２およびORゲートＧ３７より成る。
連続モード検出部５は、或るレベルのバス利用可
能信号BSAVが出ている状態の下で他のレベル
のリクエストが発行されると、その出力は“１”
になる。この出力はＪ−Ｋフリツプ・フロツプ
FF１２のＪ入力になつている。また、BSAV検
出部６は、バス利用可能信号BSAVが落ちた後、
１〜２クロツクの間は“１”になり、これはＪ−
Ｋフリツプ・フロツプFF１２のＫ入力と成つて
いる。この回路によつて、連続モードが検出され
た時（Ｊ入力が“１”の時）は、バス利用可能信
号が落ちた後、２クロツクは信号BGACKを
“１”に保持している。信号BGACKは、メイン
CPUにたいしてメインCPU以外のものがバスを
獲得していることを示す信号であり、信号
BGACKが“１”の間はメインCPUはバスを獲
得できない。第１図のような構成によつて、優先
制御を１クロツク以内に行なえるような優先制御
部があれば、１クロツクでバス・マスタを切替え
ることが出来る。また、そのような優先制御部は
容易に作ることが出来る。 FIG. 1c is a diagram showing the configuration of the continuous mode determining section 2. As shown in FIG. The continuous mode determining section 2 includes a continuous mode detecting section 5, a BSAV detecting section 6 for detecting that the bus availability signal BSAV has dropped, a JK flip-flop FF12, and an OR gate G37.
The continuous mode detection unit 5 outputs "1" when a request of another level is issued while the bus availability signal BSAV of a certain level is being output.
become. This output is a J-K flip-flop
It is used as FF12's J input. In addition, after the bus availability signal BSAV falls, the BSAV detection unit 6 detects
It becomes “1” between 1 and 2 clocks, which is J-
It serves as the K input of the K flip-flop FF12. With this circuit, when continuous mode is detected (when the J input is "1"), two clocks hold the signal BGACK at "1" after the bus available signal falls. The signal BGACK is the main
This is a signal to the CPU that indicates that something other than the main CPU has acquired the bus.
While BGACK is "1", the main CPU cannot acquire the bus. With the configuration shown in FIG. 1, if there is a priority control section that can perform priority control within one clock, the bus master can be switched in one clock. Furthermore, such a priority control section can be easily created.

〔Example〕

第２図は本発明の１実施例構成を示すブロツク
図である。同図において、FF４ないしFF１２は
フリツプ・フロツプ、Ｇ１９ないしＧ３７はゲー
ト、BSRQ１ないしBSRQ３はバス・リクエスト
信号、BSAV１ないしBSAV３はバス利用可能
信号、RQBUSはメインCPUへのバス要求信号、
AVBUSはメインCPUからの利用可能バス信号、
BS１−OFFないしBS３−OFFはバス利用可能信
号BSAVをオフする要因を検出したあと１クロ
ツクだけ“１”になる信号、BGACKはメイン
CPUのバス獲得を抑止する信号をそれぞれ示し
ている。なお、フリツプ・フロツプは全てのクロ
ツク同期のものである。 FIG. 2 is a block diagram showing the configuration of one embodiment of the present invention. In the figure, FF4 to FF12 are flip-flops, G19 to G37 are gates, BSRQ1 to BSRQ3 are bus request signals, BSAV1 to BSAV3 are bus availability signals, RQBUS is a bus request signal to the main CPU,
AVBUS is the available bus signal from the main CPU,
BS1-OFF or BS3-OFF is a signal that becomes "1" for only one clock after detecting a factor that turns off the bus availability signal BSAV, and BGACK is the main signal.
The signals that inhibit the CPU from acquiring the bus are shown. Note that all flip-flops are clock synchronous.

バス・リクエスト信号BSRQ３が１番レベルが
高く、次にバス・リクエスト信号BSRQ２が高
く、バス・リクエスト信号BSRQ１が１番レベル
が低い。これらの信号が同時に“１”になつたと
すると、ゲートＧ２１が“１”を出力する。各ゲ
ートＧ１９，Ｇ２０，Ｇ２１のそれぞれに対応し
てフリツプ・フロツプFF７，FF８，FF９が設
けられ、対応するゲートが“１”を出力すると、
セツトされる。フリツプ・フロツプFF７，FF
８，FF９に対してゲートＧ２２，Ｇ２３，Ｇ２
４が設けられ、これらのゲートＧ２２，Ｇ２３，
Ｇ２４はゲートＧ２７の出力が“１”になると、
対応するゲートの出力がバス・リクエスト元に送
られる。バス利用可能信号BSRQ１ないしBSRQ
３はORゲートＧ２５に入力され、ORゲートＧ
２５の出力が信号RQBUSになる。フリツプ・フ
ロツプFF７ないしFF９のＫ出力はNOR回路Ｇ
２６に入力され、NOR回路Ｇ２６の出力がゲー
トＧ１９ないしＧ２１に入力される。なお、フリ
ツプ・フロツプFF４ないしFF９およびゲートＧ
１９ないしＧ２１の部分が第１図の優先制御部３
を構成しており、Ｊ−Ｋフリツプ・フロツプFF
７ないしFF９およびゲートＧ２２ないしＧ２４
の部分がBSAV送出部４を構成している。 The bus request signal BSRQ3 has the highest level, the bus request signal BSRQ2 has the next highest level, and the bus request signal BSRQ1 has the lowest level. If these signals become "1" at the same time, the gate G21 outputs "1". Flip-flops FF7, FF8, and FF9 are provided corresponding to each gate G19, G20, and G21, and when the corresponding gate outputs "1",
is set. Flip Flop FF7, FF
8, gates G22, G23, G2 for FF9
4 are provided, and these gates G22, G23,
G24 becomes “1” when the output of gate G27 becomes “1”.
The output of the corresponding gate is sent to the bus requester. Bus availability signal BSRQ1 to BSRQ
3 is input to OR gate G25, and OR gate G
The output of 25 becomes the signal RQBUS. K output of flip-flop FF7 to FF9 is NOR circuit G
26, and the output of the NOR circuit G26 is input to the gates G19 to G21. In addition, flip-flops FF4 to FF9 and gate G
The portion from 19 to G21 is the priority control section 3 in FIG.
It consists of J-K flip-flop FF
7 to FF9 and gates G22 to G24
The part constitutes the BSAV sending section 4.

１クロツクでバスの切替が行い得る理由につい
て説明する。フリツプ・フロツプFF７ないしFF
９はＪ−Ｋフリツプ・フロツプであり、Ｊ＝１，
Ｋ＝０の次のクロツクで“１”になる。これらの
フリツプ・フロツプのＪ入力はフリツプ・フロツ
プFF４ないしFF６及びゲートＧ１９ないしＧ２
１からなる優先制御部の出力であるので、同時に
２つ以上が１になることはない。フリツプ・フロ
ツプFF７ないしFF９のうちどれかが１つでも
“１”になると、ゲートＧ１９ないしＧ２１の入
力に“０”が入力されるので、フリツプ・フロツ
プFF７ないしFF９の入力はＪ＝０，Ｋ＝０とな
り、値を保持する。このフリツプ・フロツプは信
号BS１−OFF，BS２−OFFもしくはBS３−
OFFが“１”になつた次のクロツクで“０”に
なる。フリツプ・フロツプFF７ないしFF９の全
てが“０”になると、ゲートＧ１９ないしＧ２１
が即時に有効になるので、フリツプ・フロツプ
FF４ないしFF６及びゲートＧ１９ないしＧ２１
からなる優先制御部の出力結果は次のクロツクで
フリツプ・フロツプFF７ないしFF９の内のどれ
かにラツチされる。このように、第２図の実施例
では１クロツクでバスを切り替えることができ
る。 The reason why buses can be switched in one clock will be explained. Flip Flop FF7 or FF
9 is a J-K flip-flop, J=1,
It becomes "1" at the next clock after K=0. The J inputs of these flip-flops are flip-flops FF4 to FF6 and gates G19 to G2.
Since these are the outputs of the priority control section consisting of 1, two or more will never become 1 at the same time. If any one of flip-flops FF7 to FF9 becomes "1", "0" is input to the inputs of gates G19 to G21, so the inputs of flip-flops FF7 to FF9 become J=0, K. = 0 and retains the value. This flip-flop is connected to the signal BS1-OFF, BS2-OFF or BS3-OFF.
After OFF becomes “1”, it becomes “0” at the next clock. When flip-flops FF7 to FF9 all become "0", gates G19 to G21
takes effect immediately, so the flip-flop
FF4 to FF6 and gates G19 to G21
The output result of the priority control section consisting of is latched into one of flip-flops FF7 to FF9 at the next clock. Thus, in the embodiment of FIG. 2, buses can be switched in one clock.

ゲートＧ２９は、信号BSAV１が“１”の状
態の下で、信号BSRQ２又はBSRQ３が“１”に
なつた時に“１”を出力する。同様に、ゲートＧ
３１は、信号BSAV２が“１”の状態の下で、
信号BSRQ１又はBSRQ３が“１”になつた時に
“１”を出力し、ゲートＧ３３は、信号BSAV３
が“１”の状態の下で、信号BSRQ１又はBSRQ
２が“１”になつた時に“１”を出力する。ゲー
トＧ２９，Ｇ３１，Ｇ３３の出力はORゲートＧ
３４に入力され、ORゲートＧ３４の出力はＪ−
Ｋフリツプ・フロツプFF１２のＪ入力に印加さ
れる。Ｊ−Ｋフリツプ・フロツプFF１２のＫ入
力には、ゲートＧ３６の出力が印加される。Ｊ−
Ｋフリツプ・フロツプFF１２のＱ出力はORゲー
トＧ３７に入力され、ORゲートＧ３７の出力が
信号BGACKとなる。ゲートＧ３５には、バス利
用可能信号BSAV１，BSAV２，BSAV３が入
力される。ORゲートＧ３５の出力はゲートＧ３
７に入力されると共に、Ｄフリツプ・フロツプ
FF１０に入力される。Ｄフリツプ・フロツプFF
１０，FF１１およびゲートＧ３６は、ORゲート
Ｇ３５の出力がオフになつた次のクロツクで立ち
上がり、その次のクロツクで立ち下がるパルス信
号を生成する。なお、第１図の連続モード検出部
５はゲートＧ２８ないしＧ３４の部分に相当し、
BSAV検出部６はゲートＧ３５，Ｇ３６および
フリツプ・フロツプFF１０，FF１１の部分に相
当する。また、第１図のゲートＧ３８は、ゲート
Ｇ３５，Ｇ３７，Ｇ２７の部分を表している。 Gate G29 outputs "1" when signal BSRQ2 or BSRQ3 becomes "1" while signal BSAV1 is "1". Similarly, gate G
31, when the signal BSAV2 is “1”,
When the signal BSRQ1 or BSRQ3 becomes "1", it outputs "1", and the gate G33 outputs the signal BSAV3.
is “1”, the signal BSRQ1 or BSRQ
When 2 becomes "1", it outputs "1". The outputs of gates G29, G31, and G33 are OR gate G
34, and the output of OR gate G34 is J-
Applied to the J input of the K flip-flop FF12. The output of gate G36 is applied to the K input of JK flip-flop FF12. J-
The Q output of the K flip-flop FF12 is input to the OR gate G37, and the output of the OR gate G37 becomes the signal BGACK. Bus availability signals BSAV1, BSAV2, and BSAV3 are input to gate G35. The output of OR gate G35 is gate G3
7 and the D flip-flop
Input to FF10. D flip flop FF
10, FF11 and gate G36 generate a pulse signal that rises at the next clock after the output of OR gate G35 is turned off and falls at the next clock. Note that the continuous mode detection section 5 in FIG. 1 corresponds to the gates G28 to G34,
The BSAV detection section 6 corresponds to gates G35 and G36 and flip-flops FF10 and FF11. Further, gate G38 in FIG. 1 represents a portion of gates G35, G37, and G27.

第２図の実施例の動作について説明する。い
ま、バス・リクエスト信号BSRQ１が“１”にな
つたとすると、ゲートＧ２５によつてリクエス
ト・バス信号RQBUSが“１”になる。その後、
２クロツクでフリツプ・フロツプFF４がセツト
され、“１”の利用可能バス信号AVBUSを受信
すると同時にバス利用可能信号BSAV１を送出
する。また、一度フリツプ・フロツプFF７がセ
ツトされると、ゲートＧ２６によつてゲートＧ１
９，Ｇ２０，Ｇ２１がデイセーブルさせるため、
信号BS１−OFFが“１”になるまで、フリツ
プ・フロツプFF７は“１”を保持する。バス利
用可能信号BSAV１が“１”の間にバス・リク
エスト信号BSRQ２が“１”になると、ゲートＧ
２８，Ｇ２９，Ｇ３４が“１”になり、フリツ
プ・フロツプFF１２がセツトされる。フリツ
プ・フロツプFF１２が一度セツトされると、バ
ス利用可能信号BSAV１が落ちてから２クロツ
ク後まで保持される。信号BS１−OFFが入ると、
次のクロツクでフリツプ・フロツプFF７はリセ
ツトされ、ゲートＧ２６の出力は“１”となり、
フリツプ・フロツプFF８のＪ入力が１となる。
つまり、フリツプ・フロツプFF７がリセツトさ
れた１クロツク後、即ちバス利用可能信号
BSAV１が切れてから１クロツク後にバス利用
可能信号BSAV２が送出される。また、その間
は信号BGACKが“１”になつているので、メイ
ンCPUはバスを取ることはない。このことによ
り、途切れることなくバス・リクエスト信号
BSRQが出ている時は、１クロツクでバス・マス
タを切替えることが出来る。第３図は第２図の実
施例の動作を示すタイミング・チヤートである。 The operation of the embodiment shown in FIG. 2 will be explained. Now, if the bus request signal BSRQ1 becomes "1", the request bus signal RQBUS becomes "1" by the gate G25. after that,
Flip-flop FF4 is set at 2 clocks, and at the same time it receives the available bus signal AVBUS of "1", it sends out the bus available signal BSAV1. Also, once flip-flop FF7 is set, gate G1 is set by gate G26.
9, G20, G21 to disable,
Flip-flop FF7 holds "1" until signal BS1-OFF becomes "1". If the bus request signal BSRQ2 becomes "1" while the bus availability signal BSAV1 is "1", the gate G
28, G29, and G34 become "1", and flip-flop FF12 is set. Once set, flip-flop FF12 is held until two clocks after the bus available signal BSAV1 falls. When signal BS1-OFF is input,
At the next clock, flip-flop FF7 is reset, and the output of gate G26 becomes "1".
The J input of flip-flop FF8 becomes 1.
That is, one clock after flip-flop FF7 is reset, i.e., the bus available signal.
One clock after BSAV1 expires, bus availability signal BSAV2 is sent out. Also, during this time, the signal BGACK is "1", so the main CPU does not use the bus. This allows bus request signals to be transmitted without interruption.
When BSRQ is output, the bus master can be switched in one clock. FIG. 3 is a timing chart showing the operation of the embodiment of FIG.

〔Effect of the invention〕

以上の説明から明らかなように、本発明によれ
ば、途切れることなくバス・リクエストが出てい
るときは、メインCPUにリクエスト・バス信号RQBUS
を出す。 As is clear from the above explanation, according to the present invention, when bus requests are issued without interruption, the request bus signal RQBUS is sent to the main CPU.
issue.

優先制御を行い利用可能バス信号AVBUSが
来るのを待つ。 Performs priority control and waits for available bus signal AVBUS.

利用可能バス信号AVBUS受信後、バス利用
可能信号BSAVを出す。 After receiving the available bus signal AVBUS, output the bus available signal BSAV.

と言う一連の動作を省略でき、バスの切替えを高
速に行うことが出来る。This series of operations can be omitted, and buses can be switched at high speed.

[Brief explanation of drawings]

第１図は本発明の原理図、第２図は本発明の１
実施例のブロツク図、第３図は第２図の実施例の
動作を示すタイミング・チヤート第４図は従来の
バス・アビータのブロツク図である。１……バス・アビータ、２……連続モード判定
部、３……優先制御部、４……BSAV送出部、
５……連続モード判定部、６……BSAV検出部、
FF４ないしFF１２……フリツプ・フロツプ、Ｇ
１９ないしＧ３７……ゲート、BSRQ１ないし
BSRQ３……バス・リクエスト信号、BSAV１な
いしBSAV３……バス利用可能信号、RQBUS…
…メインCPUへのバス要求信号、AVBUS……
メインCPUからの利用可能バス信号、BS１−
OFFないしBS３−OFF……バス利用可能信号
BSAVを落とす要因を検出したあと１クロツク
だけ“１”になる信号、BGACK……メイン
CPUのバス獲得を抑止する信号。 Figure 1 is a diagram of the principle of the present invention, Figure 2 is a diagram of the principle of the present invention.
A block diagram of the embodiment, FIG. 3 is a timing chart showing the operation of the embodiment of FIG. 2, and FIG. 4 is a block diagram of a conventional bus arbiter. 1... Bus arbiter, 2... Continuous mode determination section, 3... Priority control section, 4... BSAV sending section,
5... Continuous mode determination section, 6... BSAV detection section,
FF4 or FF12...Flip Flop, G
19 or G37...Gate, BSRQ1 or
BSRQ3...Bus request signal, BSAV1 or BSAV3...Bus availability signal, RQBUS...
...Bus request signal to main CPU, AVBUS...
Available bus signal from main CPU, BS1-
OFF or BS3-OFF……bus available signal
A signal that becomes “1” for one clock after detecting a factor that drops BSAV, BGACK…main
A signal that suppresses CPU acquisition of the bus.

Claims

[Scope of Claims] 1 Comprising a bus arbiter 1, a continuous mode determination unit 2, and an OR gate G25 for sending an ORed result of bus requests to the main central processing unit as a bus acquisition request signal RQBUS. The bus arbiter 1 is a bus acquisition device, and is composed of a priority control section 3 and a bus availability signal transmission section 4. The bus availability signal sending unit 4 is configured to select one of the bus availability signals, and the bus availability signal sending unit 4 receives the signal sent from the JK flip-flop that stores the arbitration result of the priority control unit 3 and the main central processing unit. When the incoming available bus signal AVBUS indicates availability, or when the signal BGACK for inhibiting the main central processing unit from acquiring the bus indicates inhibition, the JK flip-flop's bus availability signal is activated. The continuous mode determining section 2 is composed of a continuous mode detecting section 5, an AND gate for outputting
Bus availability signal detection unit 6, continuous mode detection unit 5
The output of the J-K flip-flop FF12 is applied to the J input terminal, and the output of the bus available signal detection section 6 is applied to the K input terminal. Consisting of an OR gate G37 that outputs the output of the detection unit 6 as a signal BGACK, the continuous mode detection unit 5 detects that if there is a bus availability signal with a value indicating availability and there is another bus request, The bus availability signal detection unit 6 is configured to output an on signal for a certain period of time after the bus availability signal indicating bus availability ceases to exist. A bus acquisition device characterized by: