JPH0442700B2 - - Google Patents
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- JPH0442700B2 JPH0442700B2 JP16428187A JP16428187A JPH0442700B2 JP H0442700 B2 JPH0442700 B2 JP H0442700B2 JP 16428187 A JP16428187 A JP 16428187A JP 16428187 A JP16428187 A JP 16428187A JP H0442700 B2 JPH0442700 B2 JP H0442700B2
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- JP
- Japan
- Prior art keywords
- bus
- signal
- availability
- flip
- gate
- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔概要〕
メインCPU以外にバス・マスタとなり得る装
置が複数個あるシステムにおけるバス獲得装置の
改良に関し、 バス獲得を従来方式に比して効率良く行い得る
バス獲得装置を提供することを目的として、 バス・アビータ１と、 連続モード判定部２と、 バス・リクエストをORしたものをバス獲得要
求信号RQBUSとしてメインの中央処理装置に送
るためのORゲートＧ２５と を具備するバス獲得装置であつて、 バス・アビータ１は、優先制御部３、バス利用
可能信号送出部４から構成され、 優先制御部３は、複数のバス・リクエストが競
合したとき優先順位に従つてその内の１個を選択
するように構成され、 バス利用可能信号送出部４は、優先制御部３の
アービトレーシヨン結果を記憶するＪ−Ｋフリツ
プ・フロツプと、メインの中央処理装置から送ら
れて来る利用可能バス信号AVBUSが利用可を示
している場合またはメインの中央処理装置のバス
獲得を禁止させるための信号BGACKが禁止を示
している場合に上記Ｊ−Ｋフリツプ・フロツプの
バス利用可能信号を出力させるためのANDゲー
トとで構成され、 連続モード判定部２は、連続モード検出部５、
バス利用可能信号検出部６、連続モード検出部５
の出力がＪ入力端子に印加されると共にバス利用
可能信号検出部６の出力がＫ入力端子に印加され
るＪ−Ｋフリツプ・フロツプFF１２，Ｊ−Ｋフ
リツプ・フロツプFF１２の出力またはバス利用
可能信号検出部６の出力を信号BGACKとして出
力するORゲートＧ３７から構成され、 連続モード検出部５は、利用可を示す値のバス
利用可能信号が存在し且つ他のバス・リクエスト
が存在する場合にはオンの信号を出力するように
構成され、 バス利用可能信号検出部６は、利用可を示すバ
ス利用可能信号が存在しなくなつた後、一定期間
だけオンの信号を出力するように構成されている
ことを特徴としている。
置が複数個あるシステムにおけるバス獲得装置の
改良に関し、 バス獲得を従来方式に比して効率良く行い得る
バス獲得装置を提供することを目的として、 バス・アビータ１と、 連続モード判定部２と、 バス・リクエストをORしたものをバス獲得要
求信号RQBUSとしてメインの中央処理装置に送
るためのORゲートＧ２５と を具備するバス獲得装置であつて、 バス・アビータ１は、優先制御部３、バス利用
可能信号送出部４から構成され、 優先制御部３は、複数のバス・リクエストが競
合したとき優先順位に従つてその内の１個を選択
するように構成され、 バス利用可能信号送出部４は、優先制御部３の
アービトレーシヨン結果を記憶するＪ−Ｋフリツ
プ・フロツプと、メインの中央処理装置から送ら
れて来る利用可能バス信号AVBUSが利用可を示
している場合またはメインの中央処理装置のバス
獲得を禁止させるための信号BGACKが禁止を示
している場合に上記Ｊ−Ｋフリツプ・フロツプの
バス利用可能信号を出力させるためのANDゲー
トとで構成され、 連続モード判定部２は、連続モード検出部５、
バス利用可能信号検出部６、連続モード検出部５
の出力がＪ入力端子に印加されると共にバス利用
可能信号検出部６の出力がＫ入力端子に印加され
るＪ−Ｋフリツプ・フロツプFF１２，Ｊ−Ｋフ
リツプ・フロツプFF１２の出力またはバス利用
可能信号検出部６の出力を信号BGACKとして出
力するORゲートＧ３７から構成され、 連続モード検出部５は、利用可を示す値のバス
利用可能信号が存在し且つ他のバス・リクエスト
が存在する場合にはオンの信号を出力するように
構成され、 バス利用可能信号検出部６は、利用可を示すバ
ス利用可能信号が存在しなくなつた後、一定期間
だけオンの信号を出力するように構成されている
ことを特徴としている。
本発明は、メインCPU以外にバス・マスタと
なり得る装置が複数個あるシステムにおけるバス
獲得装置の改良に関するものである。
なり得る装置が複数個あるシステムにおけるバス
獲得装置の改良に関するものである。
第４図は従来のバス獲得方式を示す図である。
同図において、１はバス・アビータ、Ｇ２５とＧ
２６はゲートをそれぞれ示している。バス・アビ
ータ１は、バス・リクエストBSRQ１ないし
BSRQ３のうちの何れかがオンになつたとき、そ
の内の１個を選択する。選択されたバス・リクエ
ストがBSRQ１であるとすると、AVBUSがオン
になつた時にバス利用可能信号BSAV１がバ
ス・アビータ１から出力される。バス・リクエス
ト信号BSRQ１ないしBSRQ３の内の何れかがオ
ンになると、ゲートＧ２５からオンの信号
RQBUSがメインのCPUに送られる。オンの信号
RQBUSは、メインのCPUに対してバスを解放し
て欲しいと言うことを要求する信号である。バス
利用可能信号BSAV１ないしBSAV３の内の１
個がオンになると、ゲートＧ２６からオンの信号
BGACKがメインのCPUに送られる。オンの信
号BGACKはメインのCPUに対してバスを使用
している装置が存在することを示す信号であり、
この信号BGACKがオンである場合にはメインの
CPUはバスを獲得できない。
同図において、１はバス・アビータ、Ｇ２５とＧ
２６はゲートをそれぞれ示している。バス・アビ
ータ１は、バス・リクエストBSRQ１ないし
BSRQ３のうちの何れかがオンになつたとき、そ
の内の１個を選択する。選択されたバス・リクエ
ストがBSRQ１であるとすると、AVBUSがオン
になつた時にバス利用可能信号BSAV１がバ
ス・アビータ１から出力される。バス・リクエス
ト信号BSRQ１ないしBSRQ３の内の何れかがオ
ンになると、ゲートＧ２５からオンの信号
RQBUSがメインのCPUに送られる。オンの信号
RQBUSは、メインのCPUに対してバスを解放し
て欲しいと言うことを要求する信号である。バス
利用可能信号BSAV１ないしBSAV３の内の１
個がオンになると、ゲートＧ２６からオンの信号
BGACKがメインのCPUに送られる。オンの信
号BGACKはメインのCPUに対してバスを使用
している装置が存在することを示す信号であり、
この信号BGACKがオンである場合にはメインの
CPUはバスを獲得できない。
従来のバス方式は、普段はメインCPUがバス
を獲得しており、バスを欲しい装置（チヤネルな
ど）はメインCPUに対してバス要求を出してい
た。メインCPUは、この要求に対して自分がバ
スをアクセスしていなければ即時に、アクセスし
ていればそのアクセスが終わつた後で利用可能バ
ス信号AVBUSを出し、チヤネルはバス利用可能
信号BSAVを受けて始めてバスを獲得するが、
チヤネルとしては毎回この動作をしなければなら
なかつた。そのため、複数のチヤネルから同時に
リクエストが出た場合、始めのチヤネルから次の
チヤネルにバス・マスタが切り替わる時、実際に
はメインCPUがバスを取ることがないのにも係
わらず、メインCPUに制御を戻して一連のバ
ス・シーケンスを行つていたため、無駄な時間が
多かつた。
を獲得しており、バスを欲しい装置（チヤネルな
ど）はメインCPUに対してバス要求を出してい
た。メインCPUは、この要求に対して自分がバ
スをアクセスしていなければ即時に、アクセスし
ていればそのアクセスが終わつた後で利用可能バ
ス信号AVBUSを出し、チヤネルはバス利用可能
信号BSAVを受けて始めてバスを獲得するが、
チヤネルとしては毎回この動作をしなければなら
なかつた。そのため、複数のチヤネルから同時に
リクエストが出た場合、始めのチヤネルから次の
チヤネルにバス・マスタが切り替わる時、実際に
はメインCPUがバスを取ることがないのにも係
わらず、メインCPUに制御を戻して一連のバ
ス・シーケンスを行つていたため、無駄な時間が
多かつた。
本発明は、この点に鑑みて創作されたものであ
つて、バス獲得を従来方式に比して効率良く行い
得るバス獲得装置を提供することを目的としてい
る。
つて、バス獲得を従来方式に比して効率良く行い
得るバス獲得装置を提供することを目的としてい
る。
第１図は本発明の原理図であり、第１図ａは全
体の構成を示す図である。本発明のバス獲得装置
は、バス・アビータ１、連続モード判定回路２お
よびORゲートＧ２５より成る。
体の構成を示す図である。本発明のバス獲得装置
は、バス・アビータ１、連続モード判定回路２お
よびORゲートＧ２５より成る。
第１図ｂはバス・アビータ１の構成を示す図で
ある。バス・アビータ１は、優先制御部３および
BSAV送出部４（バス利用可能信号送出部）よ
り成る。BSAV送出部４は、優先制御後の信号
を出力するか否かを判断する。
ある。バス・アビータ１は、優先制御部３および
BSAV送出部４（バス利用可能信号送出部）よ
り成る。BSAV送出部４は、優先制御後の信号
を出力するか否かを判断する。
第１図ｃは連続モード判定部２の構成を示す図
である。連続モード判定部２は、連続モード検出
部５、バス利用可能信号BSAVが落ちたことを
検出するBSAV検出部６、Ｊ−Ｋフリツプ・フ
ロツプFF１２およびORゲートＧ３７より成る。
連続モード検出部５は、或るレベルのバス利用可
能信号BSAVが出ている状態の下で他のレベル
のリクエストが発行されると、その出力は“１”
になる。この出力はＪ−Ｋフリツプ・フロツプ
FF１２のＪ入力になつている。また、BSAV検
出部６は、バス利用可能信号BSAVが落ちた後、
１〜２クロツクの間は“１”になり、これはＪ−
Ｋフリツプ・フロツプFF１２のＫ入力と成つて
いる。この回路によつて、連続モードが検出され
た時（Ｊ入力が“１”の時）は、バス利用可能信
号が落ちた後、２クロツクは信号BGACKを
“１”に保持している。信号BGACKは、メイン
CPUにたいしてメインCPU以外のものがバスを
獲得していることを示す信号であり、信号
BGACKが“１”の間はメインCPUはバスを獲
得できない。第１図のような構成によつて、優先
制御を１クロツク以内に行なえるような優先制御
部があれば、１クロツクでバス・マスタを切替え
ることが出来る。また、そのような優先制御部は
容易に作ることが出来る。
である。連続モード判定部２は、連続モード検出
部５、バス利用可能信号BSAVが落ちたことを
検出するBSAV検出部６、Ｊ−Ｋフリツプ・フ
ロツプFF１２およびORゲートＧ３７より成る。
連続モード検出部５は、或るレベルのバス利用可
能信号BSAVが出ている状態の下で他のレベル
のリクエストが発行されると、その出力は“１”
になる。この出力はＪ−Ｋフリツプ・フロツプ
FF１２のＪ入力になつている。また、BSAV検
出部６は、バス利用可能信号BSAVが落ちた後、
１〜２クロツクの間は“１”になり、これはＪ−
Ｋフリツプ・フロツプFF１２のＫ入力と成つて
いる。この回路によつて、連続モードが検出され
た時（Ｊ入力が“１”の時）は、バス利用可能信
号が落ちた後、２クロツクは信号BGACKを
“１”に保持している。信号BGACKは、メイン
CPUにたいしてメインCPU以外のものがバスを
獲得していることを示す信号であり、信号
BGACKが“１”の間はメインCPUはバスを獲
得できない。第１図のような構成によつて、優先
制御を１クロツク以内に行なえるような優先制御
部があれば、１クロツクでバス・マスタを切替え
ることが出来る。また、そのような優先制御部は
容易に作ることが出来る。
第２図は本発明の１実施例構成を示すブロツク
図である。同図において、FF４ないしFF１２は
フリツプ・フロツプ、Ｇ１９ないしＧ３７はゲー
ト、BSRQ１ないしBSRQ３はバス・リクエスト
信号、BSAV１ないしBSAV３はバス利用可能
信号、RQBUSはメインCPUへのバス要求信号、
AVBUSはメインCPUからの利用可能バス信号、
BS１−OFFないしBS３−OFFはバス利用可能信
号BSAVをオフする要因を検出したあと１クロ
ツクだけ“１”になる信号、BGACKはメイン
CPUのバス獲得を抑止する信号をそれぞれ示し
ている。なお、フリツプ・フロツプは全てのクロ
ツク同期のものである。
図である。同図において、FF４ないしFF１２は
フリツプ・フロツプ、Ｇ１９ないしＧ３７はゲー
ト、BSRQ１ないしBSRQ３はバス・リクエスト
信号、BSAV１ないしBSAV３はバス利用可能
信号、RQBUSはメインCPUへのバス要求信号、
AVBUSはメインCPUからの利用可能バス信号、
BS１−OFFないしBS３−OFFはバス利用可能信
号BSAVをオフする要因を検出したあと１クロ
ツクだけ“１”になる信号、BGACKはメイン
CPUのバス獲得を抑止する信号をそれぞれ示し
ている。なお、フリツプ・フロツプは全てのクロ
ツク同期のものである。
バス・リクエスト信号BSRQ３が１番レベルが
高く、次にバス・リクエスト信号BSRQ２が高
く、バス・リクエスト信号BSRQ１が１番レベル
が低い。これらの信号が同時に“１”になつたと
すると、ゲートＧ２１が“１”を出力する。各ゲ
ートＧ１９，Ｇ２０，Ｇ２１のそれぞれに対応し
てフリツプ・フロツプFF７，FF８，FF９が設
けられ、対応するゲートが“１”を出力すると、
セツトされる。フリツプ・フロツプFF７，FF
８，FF９に対してゲートＧ２２，Ｇ２３，Ｇ２
４が設けられ、これらのゲートＧ２２，Ｇ２３，
Ｇ２４はゲートＧ２７の出力が“１”になると、
対応するゲートの出力がバス・リクエスト元に送
られる。バス利用可能信号BSRQ１ないしBSRQ
３はORゲートＧ２５に入力され、ORゲートＧ
２５の出力が信号RQBUSになる。フリツプ・フ
ロツプFF７ないしFF９のＫ出力はNOR回路Ｇ
２６に入力され、NOR回路Ｇ２６の出力がゲー
トＧ１９ないしＧ２１に入力される。なお、フリ
ツプ・フロツプFF４ないしFF９およびゲートＧ
１９ないしＧ２１の部分が第１図の優先制御部３
を構成しており、Ｊ−Ｋフリツプ・フロツプFF
７ないしFF９およびゲートＧ２２ないしＧ２４
の部分がBSAV送出部４を構成している。
高く、次にバス・リクエスト信号BSRQ２が高
く、バス・リクエスト信号BSRQ１が１番レベル
が低い。これらの信号が同時に“１”になつたと
すると、ゲートＧ２１が“１”を出力する。各ゲ
ートＧ１９，Ｇ２０，Ｇ２１のそれぞれに対応し
てフリツプ・フロツプFF７，FF８，FF９が設
けられ、対応するゲートが“１”を出力すると、
セツトされる。フリツプ・フロツプFF７，FF
８，FF９に対してゲートＧ２２，Ｇ２３，Ｇ２
４が設けられ、これらのゲートＧ２２，Ｇ２３，
Ｇ２４はゲートＧ２７の出力が“１”になると、
対応するゲートの出力がバス・リクエスト元に送
られる。バス利用可能信号BSRQ１ないしBSRQ
３はORゲートＧ２５に入力され、ORゲートＧ
２５の出力が信号RQBUSになる。フリツプ・フ
ロツプFF７ないしFF９のＫ出力はNOR回路Ｇ
２６に入力され、NOR回路Ｇ２６の出力がゲー
トＧ１９ないしＧ２１に入力される。なお、フリ
ツプ・フロツプFF４ないしFF９およびゲートＧ
１９ないしＧ２１の部分が第１図の優先制御部３
を構成しており、Ｊ−Ｋフリツプ・フロツプFF
７ないしFF９およびゲートＧ２２ないしＧ２４
の部分がBSAV送出部４を構成している。
１クロツクでバスの切替が行い得る理由につい
て説明する。フリツプ・フロツプFF７ないしFF
９はＪ−Ｋフリツプ・フロツプであり、Ｊ＝１，
Ｋ＝０の次のクロツクで“１”になる。これらの
フリツプ・フロツプのＪ入力はフリツプ・フロツ
プFF４ないしFF６及びゲートＧ１９ないしＧ２
１からなる優先制御部の出力であるので、同時に
２つ以上が１になることはない。フリツプ・フロ
ツプFF７ないしFF９のうちどれかが１つでも
“１”になると、ゲートＧ１９ないしＧ２１の入
力に“０”が入力されるので、フリツプ・フロツ
プFF７ないしFF９の入力はＪ＝０，Ｋ＝０とな
り、値を保持する。このフリツプ・フロツプは信
号BS１−OFF，BS２−OFFもしくはBS３−
OFFが“１”になつた次のクロツクで“０”に
なる。フリツプ・フロツプFF７ないしFF９の全
てが“０”になると、ゲートＧ１９ないしＧ２１
が即時に有効になるので、フリツプ・フロツプ
FF４ないしFF６及びゲートＧ１９ないしＧ２１
からなる優先制御部の出力結果は次のクロツクで
フリツプ・フロツプFF７ないしFF９の内のどれ
かにラツチされる。このように、第２図の実施例
では１クロツクでバスを切り替えることができ
る。
て説明する。フリツプ・フロツプFF７ないしFF
９はＪ−Ｋフリツプ・フロツプであり、Ｊ＝１，
Ｋ＝０の次のクロツクで“１”になる。これらの
フリツプ・フロツプのＪ入力はフリツプ・フロツ
プFF４ないしFF６及びゲートＧ１９ないしＧ２
１からなる優先制御部の出力であるので、同時に
２つ以上が１になることはない。フリツプ・フロ
ツプFF７ないしFF９のうちどれかが１つでも
“１”になると、ゲートＧ１９ないしＧ２１の入
力に“０”が入力されるので、フリツプ・フロツ
プFF７ないしFF９の入力はＪ＝０，Ｋ＝０とな
り、値を保持する。このフリツプ・フロツプは信
号BS１−OFF，BS２−OFFもしくはBS３−
OFFが“１”になつた次のクロツクで“０”に
なる。フリツプ・フロツプFF７ないしFF９の全
てが“０”になると、ゲートＧ１９ないしＧ２１
が即時に有効になるので、フリツプ・フロツプ
FF４ないしFF６及びゲートＧ１９ないしＧ２１
からなる優先制御部の出力結果は次のクロツクで
フリツプ・フロツプFF７ないしFF９の内のどれ
かにラツチされる。このように、第２図の実施例
では１クロツクでバスを切り替えることができ
る。
ゲートＧ２９は、信号BSAV１が“１”の状
態の下で、信号BSRQ２又はBSRQ３が“１”に
なつた時に“１”を出力する。同様に、ゲートＧ
３１は、信号BSAV２が“１”の状態の下で、
信号BSRQ１又はBSRQ３が“１”になつた時に
“１”を出力し、ゲートＧ３３は、信号BSAV３
が“１”の状態の下で、信号BSRQ１又はBSRQ
２が“１”になつた時に“１”を出力する。ゲー
トＧ２９，Ｇ３１，Ｇ３３の出力はORゲートＧ
３４に入力され、ORゲートＧ３４の出力はＪ−
Ｋフリツプ・フロツプFF１２のＪ入力に印加さ
れる。Ｊ−Ｋフリツプ・フロツプFF１２のＫ入
力には、ゲートＧ３６の出力が印加される。Ｊ−
Ｋフリツプ・フロツプFF１２のＱ出力はORゲー
トＧ３７に入力され、ORゲートＧ３７の出力が
信号BGACKとなる。ゲートＧ３５には、バス利
用可能信号BSAV１，BSAV２，BSAV３が入
力される。ORゲートＧ３５の出力はゲートＧ３
７に入力されると共に、Ｄフリツプ・フロツプ
FF１０に入力される。Ｄフリツプ・フロツプFF
１０，FF１１およびゲートＧ３６は、ORゲート
Ｇ３５の出力がオフになつた次のクロツクで立ち
上がり、その次のクロツクで立ち下がるパルス信
号を生成する。なお、第１図の連続モード検出部
５はゲートＧ２８ないしＧ３４の部分に相当し、
BSAV検出部６はゲートＧ３５，Ｇ３６および
フリツプ・フロツプFF１０，FF１１の部分に相
当する。また、第１図のゲートＧ３８は、ゲート
Ｇ３５，Ｇ３７，Ｇ２７の部分を表している。
態の下で、信号BSRQ２又はBSRQ３が“１”に
なつた時に“１”を出力する。同様に、ゲートＧ
３１は、信号BSAV２が“１”の状態の下で、
信号BSRQ１又はBSRQ３が“１”になつた時に
“１”を出力し、ゲートＧ３３は、信号BSAV３
が“１”の状態の下で、信号BSRQ１又はBSRQ
２が“１”になつた時に“１”を出力する。ゲー
トＧ２９，Ｇ３１，Ｇ３３の出力はORゲートＧ
３４に入力され、ORゲートＧ３４の出力はＪ−
Ｋフリツプ・フロツプFF１２のＪ入力に印加さ
れる。Ｊ−Ｋフリツプ・フロツプFF１２のＫ入
力には、ゲートＧ３６の出力が印加される。Ｊ−
Ｋフリツプ・フロツプFF１２のＱ出力はORゲー
トＧ３７に入力され、ORゲートＧ３７の出力が
信号BGACKとなる。ゲートＧ３５には、バス利
用可能信号BSAV１，BSAV２，BSAV３が入
力される。ORゲートＧ３５の出力はゲートＧ３
７に入力されると共に、Ｄフリツプ・フロツプ
FF１０に入力される。Ｄフリツプ・フロツプFF
１０，FF１１およびゲートＧ３６は、ORゲート
Ｇ３５の出力がオフになつた次のクロツクで立ち
上がり、その次のクロツクで立ち下がるパルス信
号を生成する。なお、第１図の連続モード検出部
５はゲートＧ２８ないしＧ３４の部分に相当し、
BSAV検出部６はゲートＧ３５，Ｇ３６および
フリツプ・フロツプFF１０，FF１１の部分に相
当する。また、第１図のゲートＧ３８は、ゲート
Ｇ３５，Ｇ３７，Ｇ２７の部分を表している。
第２図の実施例の動作について説明する。い
ま、バス・リクエスト信号BSRQ１が“１”にな
つたとすると、ゲートＧ２５によつてリクエス
ト・バス信号RQBUSが“１”になる。その後、
２クロツクでフリツプ・フロツプFF４がセツト
され、“１”の利用可能バス信号AVBUSを受信
すると同時にバス利用可能信号BSAV１を送出
する。また、一度フリツプ・フロツプFF７がセ
ツトされると、ゲートＧ２６によつてゲートＧ１
９，Ｇ２０，Ｇ２１がデイセーブルさせるため、
信号BS１−OFFが“１”になるまで、フリツ
プ・フロツプFF７は“１”を保持する。バス利
用可能信号BSAV１が“１”の間にバス・リク
エスト信号BSRQ２が“１”になると、ゲートＧ
２８，Ｇ２９，Ｇ３４が“１”になり、フリツ
プ・フロツプFF１２がセツトされる。フリツ
プ・フロツプFF１２が一度セツトされると、バ
ス利用可能信号BSAV１が落ちてから２クロツ
ク後まで保持される。信号BS１−OFFが入ると、
次のクロツクでフリツプ・フロツプFF７はリセ
ツトされ、ゲートＧ２６の出力は“１”となり、
フリツプ・フロツプFF８のＪ入力が１となる。
つまり、フリツプ・フロツプFF７がリセツトさ
れた１クロツク後、即ちバス利用可能信号
BSAV１が切れてから１クロツク後にバス利用
可能信号BSAV２が送出される。また、その間
は信号BGACKが“１”になつているので、メイ
ンCPUはバスを取ることはない。このことによ
り、途切れることなくバス・リクエスト信号
BSRQが出ている時は、１クロツクでバス・マス
タを切替えることが出来る。第３図は第２図の実
施例の動作を示すタイミング・チヤートである。
ま、バス・リクエスト信号BSRQ１が“１”にな
つたとすると、ゲートＧ２５によつてリクエス
ト・バス信号RQBUSが“１”になる。その後、
２クロツクでフリツプ・フロツプFF４がセツト
され、“１”の利用可能バス信号AVBUSを受信
すると同時にバス利用可能信号BSAV１を送出
する。また、一度フリツプ・フロツプFF７がセ
ツトされると、ゲートＧ２６によつてゲートＧ１
９，Ｇ２０，Ｇ２１がデイセーブルさせるため、
信号BS１−OFFが“１”になるまで、フリツ
プ・フロツプFF７は“１”を保持する。バス利
用可能信号BSAV１が“１”の間にバス・リク
エスト信号BSRQ２が“１”になると、ゲートＧ
２８，Ｇ２９，Ｇ３４が“１”になり、フリツ
プ・フロツプFF１２がセツトされる。フリツ
プ・フロツプFF１２が一度セツトされると、バ
ス利用可能信号BSAV１が落ちてから２クロツ
ク後まで保持される。信号BS１−OFFが入ると、
次のクロツクでフリツプ・フロツプFF７はリセ
ツトされ、ゲートＧ２６の出力は“１”となり、
フリツプ・フロツプFF８のＪ入力が１となる。
つまり、フリツプ・フロツプFF７がリセツトさ
れた１クロツク後、即ちバス利用可能信号
BSAV１が切れてから１クロツク後にバス利用
可能信号BSAV２が送出される。また、その間
は信号BGACKが“１”になつているので、メイ
ンCPUはバスを取ることはない。このことによ
り、途切れることなくバス・リクエスト信号
BSRQが出ている時は、１クロツクでバス・マス
タを切替えることが出来る。第３図は第２図の実
施例の動作を示すタイミング・チヤートである。
以上の説明から明らかなように、本発明によれ
ば、途切れることなくバス・リクエストが出てい
るときは、 メインCPUにリクエスト・バス信号RQBUS
を出す。
ば、途切れることなくバス・リクエストが出てい
るときは、 メインCPUにリクエスト・バス信号RQBUS
を出す。
優先制御を行い利用可能バス信号AVBUSが
来るのを待つ。
来るのを待つ。
利用可能バス信号AVBUS受信後、バス利用
可能信号BSAVを出す。
可能信号BSAVを出す。
と言う一連の動作を省略でき、バスの切替えを高
速に行うことが出来る。
速に行うことが出来る。
第１図は本発明の原理図、第２図は本発明の１
実施例のブロツク図、第３図は第２図の実施例の
動作を示すタイミング・チヤート第４図は従来の
バス・アビータのブロツク図である。 １……バス・アビータ、２……連続モード判定
部、３……優先制御部、４……BSAV送出部、
５……連続モード判定部、６……BSAV検出部、
FF４ないしFF１２……フリツプ・フロツプ、Ｇ
１９ないしＧ３７……ゲート、BSRQ１ないし
BSRQ３……バス・リクエスト信号、BSAV１な
いしBSAV３……バス利用可能信号、RQBUS…
…メインCPUへのバス要求信号、AVBUS……
メインCPUからの利用可能バス信号、BS１−
OFFないしBS３−OFF……バス利用可能信号
BSAVを落とす要因を検出したあと１クロツク
だけ“１”になる信号、BGACK……メイン
CPUのバス獲得を抑止する信号。
実施例のブロツク図、第３図は第２図の実施例の
動作を示すタイミング・チヤート第４図は従来の
バス・アビータのブロツク図である。 １……バス・アビータ、２……連続モード判定
部、３……優先制御部、４……BSAV送出部、
５……連続モード判定部、６……BSAV検出部、
FF４ないしFF１２……フリツプ・フロツプ、Ｇ
１９ないしＧ３７……ゲート、BSRQ１ないし
BSRQ３……バス・リクエスト信号、BSAV１な
いしBSAV３……バス利用可能信号、RQBUS…
…メインCPUへのバス要求信号、AVBUS……
メインCPUからの利用可能バス信号、BS１−
OFFないしBS３−OFF……バス利用可能信号
BSAVを落とす要因を検出したあと１クロツク
だけ“１”になる信号、BGACK……メイン
CPUのバス獲得を抑止する信号。
Claims (1)
- 【特許請求の範囲】 １ バス・アビータ１と、 連続モード判定部２と、 バス・リクエストをORしたものをバス獲得要
求信号RQBUSとしてメインの中央処理装置に送
るためのORゲートＧ２５と を具備するバス獲得装置であつて、 バス・アビータ１は、優先制御部３、バス利用
可能信号送出部４から構成され、 優先制御部３は、複数のバス・リクエストが競
合したとき優先順位に従つてその内の１個を選択
するように構成され、 バス利用可能信号送出部４は、優先制御部３の
アービトレーシヨン結果を記憶するＪ−Ｋフリツ
プ・フロツプと、メインの中央処理装置から送ら
れて来る利用可能バス信号AVBUSが利用可を示
している場合またはメインの中央処理装置のバス
獲得を禁止させるための信号BGACKが禁止を示
している場合に上記Ｊ−Ｋフリツプ・フロツプの
バス利用可能信号を出力させるためのANDゲー
トとで構成され、 連続モード判定部２は、連続モード検出部５、
バス利用可能信号検出部６、連続モード検出部５
の出力がＪ入力端子に印加されると共にバス利用
可能信号検出部６の出力がＫ入力端子に印加され
るＪ−Ｋフリツプ・フロツプFF１２，Ｊ−Ｋフ
リツプ・フロツプFF１２の出力またはバス利用
可能信号検出部６の出力を信号BGACKとして出
力するORゲートＧ３７から構成され、 連続モード検出部５は、利用可を示す値のバス
利用可能信号が存在し且つ他のバス・リクエスト
が存在する場合にはオンの信号を出力するように
構成され、 バス利用可能信号検出部６は、利用可を示すバ
ス利用可能信号が存在しなくなつた後、一定期間
だけオンの信号を出力するように構成されている
ことを特徴とするバス獲得装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16428187A JPS648469A (en) | 1987-07-01 | 1987-07-01 | Bus acquisition system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16428187A JPS648469A (en) | 1987-07-01 | 1987-07-01 | Bus acquisition system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS648469A JPS648469A (en) | 1989-01-12 |
| JPH0442700B2 true JPH0442700B2 (ja) | 1992-07-14 |
Family
ID=15790113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16428187A Granted JPS648469A (en) | 1987-07-01 | 1987-07-01 | Bus acquisition system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS648469A (ja) |
-
1987
- 1987-07-01 JP JP16428187A patent/JPS648469A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS648469A (en) | 1989-01-12 |
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