JPH0442760B2 - - Google Patents
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- Publication number
- JPH0442760B2 JPH0442760B2 JP58179878A JP17987883A JPH0442760B2 JP H0442760 B2 JPH0442760 B2 JP H0442760B2 JP 58179878 A JP58179878 A JP 58179878A JP 17987883 A JP17987883 A JP 17987883A JP H0442760 B2 JPH0442760 B2 JP H0442760B2
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- input end
- trigger signal
- pulse width
- whose
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、外部から供給される書込信号をメモ
リ内部で伸長する機能を有したメモリの書込信号
発生回路に関する。
リ内部で伸長する機能を有したメモリの書込信号
発生回路に関する。
従来技術と問題点
メモリが高速化されると必然的に書込みサイク
ルも速くする必要があり、そのためにはメモリの
最小書込み幅（時間）twを小さくしなければなら
ない。しかしながら単純に書込み系のスピードを
速くするには限界があり、ある程度以上に速くす
ることは難しい面を持つている。メモリに情報を
書込むにはアドレスが定まつた従つてメモリセル
が選択された状態でWEと称される書込信号
（Write Enable）を外部から供給するが、このパ
ルス幅を狭くしすぎると書込み不能になる。
ルも速くする必要があり、そのためにはメモリの
最小書込み幅（時間）twを小さくしなければなら
ない。しかしながら単純に書込み系のスピードを
速くするには限界があり、ある程度以上に速くす
ることは難しい面を持つている。メモリに情報を
書込むにはアドレスが定まつた従つてメモリセル
が選択された状態でWEと称される書込信号
（Write Enable）を外部から供給するが、このパ
ルス幅を狭くしすぎると書込み不能になる。
発明の目的
本発明は、外部から与えられる書込信号のパル
ス幅が狭いときは、それを一定値まで伸長
（stretching）することにより上記の問題を解決
しようとするものである。
ス幅が狭いときは、それを一定値まで伸長
（stretching）することにより上記の問題を解決
しようとするものである。
発明の構成
本発明は、入力端に外部からの書込信号に対応
するトリガ信号を受ける第１のインバータ及び、
第２のインバータが直列接続され、該第２のイン
バータの出力端と該第１のインバータの入力端と
が帰還路により接続され、該トリガ信号により所
定状態にされるラツチ手段と、入力端が、該第１
のインバータの入力端に接続され、出力端が、低
電位側電源に接続されたスイツチング素子を介し
て該第２のインバータの入力端に接続され、該第
１のインバータの入力端に入来する該トリガ信号
を所定時間遅延して該スイツチング素子を制御
し、該ラツチ手段を前記所定状態と異なる状態に
する遅延型のインバータとを有し、前記所定時間
以上のパルス幅を有する内部書込信号を該第２の
インバータの出力端より出力することを特徴とす
るが、以下図示の実施例を参照しながらこれを詳
細に説明する。
するトリガ信号を受ける第１のインバータ及び、
第２のインバータが直列接続され、該第２のイン
バータの出力端と該第１のインバータの入力端と
が帰還路により接続され、該トリガ信号により所
定状態にされるラツチ手段と、入力端が、該第１
のインバータの入力端に接続され、出力端が、低
電位側電源に接続されたスイツチング素子を介し
て該第２のインバータの入力端に接続され、該第
１のインバータの入力端に入来する該トリガ信号
を所定時間遅延して該スイツチング素子を制御
し、該ラツチ手段を前記所定状態と異なる状態に
する遅延型のインバータとを有し、前記所定時間
以上のパルス幅を有する内部書込信号を該第２の
インバータの出力端より出力することを特徴とす
るが、以下図示の実施例を参照しながらこれを詳
細に説明する。
発明の実施例
第１図は本発明の一実施例を示すブロツク図
で、I1，I2はフリツプフロツプ（ラツチ）FFを構
成する通常のインバータ、DIの遅延型のインバ
ータである。Q1は、外部から供給されるWE等の
書込信号VINで駆動される入力段のMOSトランジ
スタで、そのドレイン（ノードA1）の電位変化
が内部書込信号となる。トランジスタQ1の負荷
の１つはフリツプフロツプFFで、これはノード
A1の電位変化に迅速に対応する（ラツチする）。
これに対し、他の負荷である遅延型インバータ
DIは、ノードA1のＨ，Ｌ変化に対応するＬ，Ｈ
反転出力をノードA2に生じるのに所定の遅延時
間tdを要する。この遅延時間tdは、入力VINの幅
twが短かい場合にそれを内部的にtdまで伸長する
役目を果たす。
で、I1，I2はフリツプフロツプ（ラツチ）FFを構
成する通常のインバータ、DIの遅延型のインバ
ータである。Q1は、外部から供給されるWE等の
書込信号VINで駆動される入力段のMOSトランジ
スタで、そのドレイン（ノードA1）の電位変化
が内部書込信号となる。トランジスタQ1の負荷
の１つはフリツプフロツプFFで、これはノード
A1の電位変化に迅速に対応する（ラツチする）。
これに対し、他の負荷である遅延型インバータ
DIは、ノードA1のＨ，Ｌ変化に対応するＬ，Ｈ
反転出力をノードA2に生じるのに所定の遅延時
間tdを要する。この遅延時間tdは、入力VINの幅
twが短かい場合にそれを内部的にtdまで伸長する
役目を果たす。
インバータDIの出力A2は、フリツプフロツプ
FFのループの一部、本例ではインバータI1の出
力からインバータI2の入力へ至る経路（ノード
A3）と地気間に接続されたMOSトランジスタQ6
を次のように制御する。即ちノードA2がＬ（ロ
ー）レベルである間はトランジスタQ6をオフに
してノードA3のＨ（ハイ）レベルを妨害しない。
このことによりtdの間はインバータI2の出力、従
つて、ノードA1はＬに保たれる。入力VINは第３
図または第４図に示すように期間twの間Ｈレベル
となるパルスであるから、ノードA1は少なくと
も該twの期間はＬレベルとなる。これはトランジ
スタQ1のオンによる。第３図の例はtwが狭いの
で、これを伸長する列である。この例のように
VINがtwの後にＬに変化するとノードA1もＨに変
化しようとするが、このときのノードA1の電位
はトランジスタQ1がオフになつているのでイン
バータI2の出力で支配され、このインバータI2の
出力はその入力A3がＨであることによつてＬに
保たれているので、遅延時間tdが経過するまでは
該Ｌレベルを保つ。遅延時間tdが経過するとノー
ドA2が充分ＨになつてトランジスタQ6をオンに
し、ノードA3をＬにするのでインバータI2の出力
従つてノードA1のレベルはＨになる。こうして
tw＜tdのケースではノードA1に得られる内部書
込信号の幅ｔ wsはtdまで伸長されることにな
る。第４図のようにtw＞tdであると、VIN＝Ｈで
A1はＬ，A3はＨ、インバータI2の出力はＬとな
り、A1＝Ｌが保持される。またA1＝Ｌで遅延時
間td後にノードA2のレベルは充分Ｈになり、ト
ランジスタQ6がオンになつてノードA3をＬにし、
その結果インバータI2の出力、従つてノードA1が
ＬからＨに変化しようとするが、VINによつてtw
の間はトランジスタQ1がオンしているので、ノ
ードA1はtwの期間は強制的にＬに保たれる。従
つて、この場合はｔ ws＝tw（＞td）即ち出力パ
ルス幅は入力パルス幅と同じとなる。
FFのループの一部、本例ではインバータI1の出
力からインバータI2の入力へ至る経路（ノード
A3）と地気間に接続されたMOSトランジスタQ6
を次のように制御する。即ちノードA2がＬ（ロ
ー）レベルである間はトランジスタQ6をオフに
してノードA3のＨ（ハイ）レベルを妨害しない。
このことによりtdの間はインバータI2の出力、従
つて、ノードA1はＬに保たれる。入力VINは第３
図または第４図に示すように期間twの間Ｈレベル
となるパルスであるから、ノードA1は少なくと
も該twの期間はＬレベルとなる。これはトランジ
スタQ1のオンによる。第３図の例はtwが狭いの
で、これを伸長する列である。この例のように
VINがtwの後にＬに変化するとノードA1もＨに変
化しようとするが、このときのノードA1の電位
はトランジスタQ1がオフになつているのでイン
バータI2の出力で支配され、このインバータI2の
出力はその入力A3がＨであることによつてＬに
保たれているので、遅延時間tdが経過するまでは
該Ｌレベルを保つ。遅延時間tdが経過するとノー
ドA2が充分ＨになつてトランジスタQ6をオンに
し、ノードA3をＬにするのでインバータI2の出力
従つてノードA1のレベルはＨになる。こうして
tw＜tdのケースではノードA1に得られる内部書
込信号の幅ｔ wsはtdまで伸長されることにな
る。第４図のようにtw＞tdであると、VIN＝Ｈで
A1はＬ，A3はＨ、インバータI2の出力はＬとな
り、A1＝Ｌが保持される。またA1＝Ｌで遅延時
間td後にノードA2のレベルは充分Ｈになり、ト
ランジスタQ6がオンになつてノードA3をＬにし、
その結果インバータI2の出力、従つてノードA1が
ＬからＨに変化しようとするが、VINによつてtw
の間はトランジスタQ1がオンしているので、ノ
ードA1はtwの期間は強制的にＬに保たれる。従
つて、この場合はｔ ws＝tw（＞td）即ち出力パ
ルス幅は入力パルス幅と同じとなる。
第２図はＣ−MOSによる第１図の具体例で、
Q2，Q4，Q7はｐサヤネルMOSトランジスタ、他
はｎチヤネルMOSトランジスタである。トラン
ジスタQ2，Q3は遅延型インバータDIを構成する。
このインバータDIの動作を遅らせるにはトラン
ジスタQ2のgmを小さくするか、ノードA2に容量
を付加すればよく、その遅延時間td（ノードA2の
傾斜）でｔ wsの伸長時間を設定できる。トラ
ンジスタQ4，Q5はインバータI1を、またトラン
ジスタQ7，Q8はインバータI2を構成する。これ
らのインバータI1，I2はフリツプフロツプ動作を
急峻にするため高速タイプにしておく。本例でノ
ードA1をＨにチヤージアツプするのはトランジ
スタQ7であり、逆にノードA1をＬにするのはト
ランジスタQ1またはQ8である。トランジスタQ1
はVIN＝Ｈの期間twだけオンし、またトランジス
タQ8はA3＝Ｈの期間tdだけオンする。そして、
これらトランジスタQ1，Q8がノードA1と地気間
に並列接続されているので、第３図の例ではｔ
ws＝td＞twとなり、また第４図の例ではｔ ws
＝tw＞tdとなる。
Q2，Q4，Q7はｐサヤネルMOSトランジスタ、他
はｎチヤネルMOSトランジスタである。トラン
ジスタQ2，Q3は遅延型インバータDIを構成する。
このインバータDIの動作を遅らせるにはトラン
ジスタQ2のgmを小さくするか、ノードA2に容量
を付加すればよく、その遅延時間td（ノードA2の
傾斜）でｔ wsの伸長時間を設定できる。トラ
ンジスタQ4，Q5はインバータI1を、またトラン
ジスタQ7，Q8はインバータI2を構成する。これ
らのインバータI1，I2はフリツプフロツプ動作を
急峻にするため高速タイプにしておく。本例でノ
ードA1をＨにチヤージアツプするのはトランジ
スタQ7であり、逆にノードA1をＬにするのはト
ランジスタQ1またはQ8である。トランジスタQ1
はVIN＝Ｈの期間twだけオンし、またトランジス
タQ8はA3＝Ｈの期間tdだけオンする。そして、
これらトランジスタQ1，Q8がノードA1と地気間
に並列接続されているので、第３図の例ではｔ
ws＝td＞twとなり、また第４図の例ではｔ ws
＝tw＞tdとなる。
発明の効果
以上述べたように本発明によれば、外部から供
給される書込信号のパルス幅が狭い時は内部的に
伸長し、広い時はそのままのパルス幅とするの
で、動作の早いメモリへの書込みにも動作の遅い
メモリへの書込みにも対応可能である利点があ
る。
給される書込信号のパルス幅が狭い時は内部的に
伸長し、広い時はそのままのパルス幅とするの
で、動作の早いメモリへの書込みにも動作の遅い
メモリへの書込みにも対応可能である利点があ
る。
第１図は本発明の一実施例を示すブロツク図、
第２図はその具体例を示す回路図、第３図および
第４図は各部信号波形図である。 図中、I1，I2はインバータ、DIは遅延型インバ
ータ、FFはフリツプフロツプ、Q1は入力段のト
ランジスタ、Q6はフリツプフロツプ反転防止用
のトランジスタである。
第２図はその具体例を示す回路図、第３図および
第４図は各部信号波形図である。 図中、I1，I2はインバータ、DIは遅延型インバ
ータ、FFはフリツプフロツプ、Q1は入力段のト
ランジスタ、Q6はフリツプフロツプ反転防止用
のトランジスタである。
Claims (1)
- 【特許請求の範囲】 １ ゲートに外部からの書込信号を受け、ソース
が低電位側電源に接続され、ドレインから該書込
信号に対応したトリガ信号が出力される入力トラ
ンジスタと、 入力端に入力トランジスタのドレインからのト
リガ信号を受ける第１のインバータと、該第１の
インバータの出力端に入力端を接続された第２の
インバータであつてその出力端が該第１のインバ
ータの入力端と帰還路により接続されているもの
とからなり、該トリガ信号により所定状態にされ
るラツチ手段と、 入力端が、前記第１のインバータの入力端に接
続され、出力端が、低電位側電源と前記第２のイ
ンバータの入力端との間に設けられたスイツチン
グ素子の入力端に接続され、前記第１のインバー
タの入力端に入来する前記トリガ信号を所定時間
遅延して該スイツチング素子を制御し、前記ラツ
チ手段を前記所定状態と異なる状態にする遅延型
のインバータとを有し、 前記トリガ信号のパルス幅が前記所定時間未満
の場合は前記所定時間のパルス幅を有する内部書
込信号を、また前記トリガ信号のパルス幅が前記
所定時間以上の場合はそのままのパルス幅を有す
る内部書込信号を、前記第２のインバータの出力
端より出力することを特徴とするメモリの書込信
号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179878A JPS6070592A (ja) | 1983-09-28 | 1983-09-28 | メモリの書込回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179878A JPS6070592A (ja) | 1983-09-28 | 1983-09-28 | メモリの書込回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6070592A JPS6070592A (ja) | 1985-04-22 |
| JPH0442760B2 true JPH0442760B2 (ja) | 1992-07-14 |
Family
ID=16073476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179878A Granted JPS6070592A (ja) | 1983-09-28 | 1983-09-28 | メモリの書込回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070592A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273288A (ja) * | 1988-04-25 | 1989-11-01 | Nec Corp | ランダムアクセスメモリ装置 |
| KR910002033B1 (ko) * | 1988-07-11 | 1991-03-30 | 삼성전자 주식회사 | 메모리 셀의 센스앰프 구동회로 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538603A (en) * | 1978-09-04 | 1980-03-18 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
| JPS5634186A (en) * | 1979-08-29 | 1981-04-06 | Hitachi Ltd | Bipolar memory circuit |
-
1983
- 1983-09-28 JP JP58179878A patent/JPS6070592A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6070592A (ja) | 1985-04-22 |
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