JPH0442827B2 - - Google Patents
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- JPH0442827B2 JPH0442827B2 JP60153517A JP15351785A JPH0442827B2 JP H0442827 B2 JPH0442827 B2 JP H0442827B2 JP 60153517 A JP60153517 A JP 60153517A JP 15351785 A JP15351785 A JP 15351785A JP H0442827 B2 JPH0442827 B2 JP H0442827B2
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- current mirror
- series resistance
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
- H10D84/642—Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
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- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置（以後、ICと
称する）においてしばしば用いられるカレントミ
ラー回路の構成方法に関し、特にトランジスタの
形状の差によつて生ずる電流比の設定ずれを容易
に調節することが可能なカレントミラー回路の構
成方法に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a method of configuring a current mirror circuit that is often used in semiconductor integrated circuit devices (hereinafter referred to as IC), and particularly relates to a method of configuring a current mirror circuit that is often used in semiconductor integrated circuit devices (hereinafter referred to as IC). The present invention relates to a method of configuring a current mirror circuit that can easily adjust the current ratio setting deviation that occurs.
従来、１：ｎの電流比を有するカレントミラー
回路をIC上で実現する場合、同一形状のトラン
ジスタを（１＋ｎ）個、同一方向に並べて構成す
るか、又はｎが大きい場合はチツプ面積を小さく
するため、ｎ個分のトランジスタを配置するので
はなく、エミツタ領域のみｎ個分配置し、それら
エミツタ領域を包含するように、ひとつのベース
領域を形成して、１個の大きなトランジスタを形
成し、所望のカレントミラー回路を構成してい
た。
Conventionally, when realizing a current mirror circuit with a current ratio of 1:n on an IC, it is constructed by arranging (1+n) transistors of the same shape in the same direction, or if n is large, the chip area is reduced. Therefore, instead of arranging n transistors, only n emitter regions are arranged, one base region is formed to encompass these emitter regions, and one large transistor is formed. The desired current mirror circuit was constructed.
しかしながら、上述した従来のカレントミラー
回路構成方法においては、前者は、明らかにチツ
プ面積の増大を招くこととなり、また後者では、
電流比１：ｎが精密に実現しにくいという欠点が
ある。
However, in the conventional current mirror circuit configuration method described above, the former method obviously increases the chip area, and the latter method clearly increases the chip area.
There is a drawback that it is difficult to accurately achieve a current ratio of 1:n.
後者については図面を用いて詳細に説明する。
第２図ａは電流比１：５を実現するために構成さ
れたカレントミラー回路のトランジスタ群の平面
図であり、トランジスタQ1とトランジスタQ2と
は、それぞれコレクタ電極１および２を有し、そ
れぞれのベース領域３および４内に、それぞれ同
一形状、同一寸法のエミツタ領域５ならびに６−
ａ，６−ｂ，６−ｃ，６−ｄおよび６−ｅを有し
ており、抵抵抗配線材料例えばアルミニウム７に
よりカレントミラー回路が構成されており、エミ
ツタ領域の個数の比がそのまま電流比となる。 The latter will be explained in detail using the drawings.
FIG. 2a is a plan view of a group of transistors of a current mirror circuit configured to realize a current ratio of 1:5, where transistor Q 1 and transistor Q 2 have collector electrodes 1 and 2, respectively; Within each base region 3 and 4 are emitter regions 5 and 6- of the same shape and dimensions, respectively.
a, 6-b, 6-c, 6-d, and 6-e, and a current mirror circuit is constructed from a resistance wiring material such as aluminum 7, and the ratio of the number of emitter regions directly changes the current ratio. becomes.
しかしながら実際には電流比は１：５とはなら
ない場合が多い。その主は理由は、トランジスタ
Q1，Q2のベース抵抗成分の差によつて生じる。
すなわち、第２図ｂは第２図ａの等価回路図であ
るが、各トランジスタには必らずベース直列抵抗
成分８および９−ａ乃至９−ｅが存在する。回路
特性上、これら抵抗がほぼ同程度の抵抗値を有す
るならば、これらの誤差は各トランジスタのコレ
クタ電流の比にはさほど影響は与えない。しかし
ながら、通常トランジスタQ2のエミツタ領域６
−ａ〜６−ｅどおしは必要最小限の距離によつて
配置されるため、これらエミツタ領域間に存在す
るベース領域間距離は、両側のエミツタ領域の拡
散横拡がりにより狭められるため、トランジスタ
Q1のベース直列抵抗８に対し、トランジスタQ2
のベース直列抵抗９−ｂ，９−ｃ，９−ｄはかな
り高抵抗を有してしまい、その結果両トランジス
タQ1，Q2のコレクタ電流の比が所望する値に設
定できなくなる。 However, in reality, the current ratio is often not 1:5. The main reason is the transistor
This is caused by the difference in the base resistance components of Q 1 and Q 2 .
That is, although FIG. 2b is an equivalent circuit diagram of FIG. 2a, base series resistance components 8 and 9-a to 9-e necessarily exist in each transistor. In terms of circuit characteristics, if these resistors have approximately the same resistance value, these errors will not have much effect on the ratio of collector currents of each transistor. However, normally the emitter region 6 of transistor Q2
-a to 6-e are arranged with the minimum necessary distance, so the distance between the base regions existing between these emitter regions is narrowed by the diffusion and lateral spread of the emitter regions on both sides, so the transistor
For the base series resistance 8 of Q 1 , the transistor Q 2
The base series resistors 9-b, 9-c, and 9-d have considerably high resistances, and as a result, the ratio of the collector currents of both transistors Q 1 and Q 2 cannot be set to a desired value.
第２図ａの構成に於いては、エミツタ領域間距
離を広げるこにより上述した理由によるコレクタ
電流比の誤差は小なくすることができるが、その
結果としてトランジスタQ2の面積が大きくなつ
てしまうことは明らかである。このように、上述
した従来の構成方法ではカレントミラー回路の精
密なコレクタ電流比を実現するためには、かなり
大きな面積を必要とし、また誤差を修正する場合
にも各トランジスタ形状を変更しなければならな
いという欠点を有していた。 In the configuration shown in FIG. 2a, the error in the collector current ratio due to the above-mentioned reason can be reduced by widening the distance between the emitter regions, but as a result, the area of transistor Q 2 increases. That is clear. In this way, the conventional configuration method described above requires a fairly large area in order to achieve a precise collector current ratio in the current mirror circuit, and also requires changing the shape of each transistor to correct errors. It had the disadvantage that it did not.
本発明の半導体集積回路は、第１のトランジス
タと、この第１のトランジスタと同一構造でエミ
ツタ領域数をｎ倍個有する第２のトランジスタと
を用いて構成されたカレントミラー回路を有して
おり、前記第１のトランジスタにベース直列抵抗
成分増加部分を設けたことを特徴とする。
The semiconductor integrated circuit of the present invention has a current mirror circuit configured using a first transistor and a second transistor having the same structure as the first transistor and having n times the number of emitter regions. , characterized in that the first transistor is provided with a base series resistance component increasing portion.
次に本発明について図面を参照して説明する。
第１図ａは本発明の一実施例を示すトランジスタ
群の平面図、第１図ｂは第１図ａの動作を説明す
るための等価回路図である。カレントミラー回路
を構成するため第１のトランジスタQ1と第２の
トランジスタQ2は隣接して配置されている。ト
ランジスタQ1は、１個のエミツタ領域５を有し
ており、第２のトランジスタQ2は、第１のトラ
ンジスタQ1のエミツタ領域５と同一形状であつ
て、適切な距離を保ちかつ並行に５個配置された
エミツタ領域６−ａ乃至６−ｅを有し、全てが低
抵抗配線材料、例えばアルミニウム７で接続され
ている。第１のトランジスタQ1のコレクタ電極
１とベース領域３および第２のトランジスタQ2
のベース領域４が低抵抗配線７により、接続され
てカレントミラー回路を構成している。
Next, the present invention will be explained with reference to the drawings.
FIG. 1a is a plan view of a transistor group showing one embodiment of the present invention, and FIG. 1b is an equivalent circuit diagram for explaining the operation of FIG. 1a. The first transistor Q 1 and the second transistor Q 2 are arranged adjacent to each other to form a current mirror circuit. The transistor Q 1 has one emitter region 5, and the second transistor Q 2 has the same shape as the emitter region 5 of the first transistor Q 1 , and is arranged in parallel and at an appropriate distance. It has five emitter regions 6-a to 6-e arranged, all of which are connected with a low resistance wiring material such as aluminum 7. Collector electrode 1 and base region 3 of the first transistor Q 1 and the second transistor Q 2
The base regions 4 of are connected by a low resistance wiring 7 to form a current mirror circuit.
第１図ａにおいて第１のトランジスタQ1のベ
ース領域５のパターン形状は、電極部とエミツタ
領域４の間に凹部があり、この結果、トランジス
タQ1のベース直列抵抗成分８の通常の形状に比
較して高抵抗となる。すなわちこのパターン形状
の凹部を種々に変化させることによりトランジス
タQ1のベース直列抵抗成分８は容易に増加させ
ることが可能である。 In FIG. 1a, the pattern shape of the base region 5 of the first transistor Q 1 has a recess between the electrode portion and the emitter region 4, and as a result, the base series resistance component 8 of the transistor Q 1 has a normal shape. The resistance is relatively high. That is, the base series resistance component 8 of the transistor Q1 can be easily increased by variously changing the concave portions of this pattern shape.
第３図は、本発明の第２の実施例を示す第１の
トランジスタQ1の平面図である。第３図におい
て、ベース領域３内部のベース電極とエミツタ領
域５との間に、エミツタ領域５と同時に形成され
る高濃度半導体領域１０を配置し、その電位はフ
ローテイングとしておく。このようにすることに
より、ベース電極からエミツタ領域５へのベース
電流の流が抑制され、ベース直列抵抗成分８は増
加する。 FIG. 3 is a plan view of the first transistor Q1 showing a second embodiment of the invention. In FIG. 3, a highly doped semiconductor region 10 formed simultaneously with the emitter region 5 is arranged between the base electrode inside the base region 3 and the emitter region 5, and its potential is kept floating. By doing so, the flow of base current from the base electrode to the emitter region 5 is suppressed, and the base series resistance component 8 increases.
第４図は、本発明の第３の実施例を示す第１の
トランジスタQ1の平面図である。第４図におい
て、第１のトランジスタQ1のベース領域３は中
央に凹部を有した形状を有し、かつ、内部にはエ
ミツタ領域５と同時に形成される高濃度半導体領
域１０を有し、ベース形状あるいは高濃度半導体
領域１０の面積、配置等を変更することにより、
Q1のベース直列抵抗成分８を増加、あるいは減
少することが可能となつている。 FIG. 4 is a plan view of the first transistor Q1 showing a third embodiment of the present invention. In FIG. 4, the base region 3 of the first transistor Q 1 has a shape with a recess in the center, and has a high concentration semiconductor region 10 formed at the same time as the emitter region 5 inside. By changing the shape, area, arrangement, etc. of the high concentration semiconductor region 10,
It is now possible to increase or decrease the base series resistance component 8 of Q1 .
また上述した実施例以外でも、第１のトランジ
スタQ1のベース電極部のコンタクト形成面積を
小さくすることにより、ベース電極部コンタクト
抵抗を増加させることや、ベース電極とエミツタ
領域との間隔を広げることによつても、第１のト
ランジスタQ1のベース直列抵抗成分を増加させ
ることが可能であることはいうまでもない。 In addition to the embodiments described above, it is possible to increase the contact resistance of the base electrode by reducing the contact formation area of the base electrode of the first transistor Q1 , or to widen the distance between the base electrode and the emitter region. Needless to say, it is also possible to increase the base series resistance component of the first transistor Q1 .
以上説明したように本発明の半導体集積回路装
置は、第２のトランジスタQ2のベース直列抵抗
成分の増加に対し、第１のトランジスタQ1のベ
ース直列抵抗成分をパターン形状の変更のみで増
加可能となつているので、第２のトランジスタ
Q2のベース直列抵抗成分の増加を考慮すること
なく、第２のトランジスタQ2の面積最小化をは
かることができる。
As explained above, in the semiconductor integrated circuit device of the present invention, the base series resistance component of the first transistor Q 1 can be increased by simply changing the pattern shape, while the base series resistance component of the second transistor Q 2 is increased. Therefore, the second transistor
The area of the second transistor Q 2 can be minimized without considering an increase in the base series resistance component of Q 2 .
また、ICの製作完了後、カレントミラー回路
の電流比の誤差あるいは補正が必要となつた場合
も、第１のトランジスタQ1のベース直列抵抗成
分を増減することによつて容易に設定を変更する
ことが可能であることは明らかである。 Furthermore, even if it becomes necessary to correct or correct an error in the current ratio of the current mirror circuit after the IC has been manufactured, the settings can be easily changed by increasing or decreasing the base series resistance component of the first transistor Q1 . It is clear that this is possible.
第１図ａは本発明の第１の実施例を示すトラン
ジスタ群の平面図、第１図ｂは第１図ａの等価回
路図、第２図ａは従来のカレントミラー回路の構
成を示すトランジスタ群の平面図、および第２図
ｂはその等価回路図、第３図および第４はそれぞ
れ本発明の第２，第３の実施例を示す第１のトラ
ンジスタの平面図を示す。
１……第１のトランジスタQ1のコレクタ電極、
２……第２のトランジスタQ2のコレクタ電極、
３……第１のトランジスタQ1のベース領域、４
……第２のトランジスタQ2のベース領域、５…
…第１のトランジスタQ1のエミツタ領域、６−
ａ，６−ｂ，６−ｃ，６−ｄ，６−ｅ……第２の
トランジスタQ2のエミツタ領域、７……低抵抗
配線材料、８……第１のトランジスタQ1のベー
ス直列抵抗成分、９−ａ，９−ｂ，９−ｃ，９−
ｄ，９−ｅ……第２のトランジスタQ2のベース
直列抵抗成分、１０……高濃度半導体領域。
FIG. 1a is a plan view of a transistor group showing the first embodiment of the present invention, FIG. 1b is an equivalent circuit diagram of FIG. 1a, and FIG. 2a is a transistor showing the configuration of a conventional current mirror circuit. A plan view of the group, FIG. 2b shows its equivalent circuit diagram, and FIGS. 3 and 4 show plan views of the first transistor showing the second and third embodiments of the present invention, respectively. 1...Collector electrode of the first transistor Q1 ,
2...Collector electrode of the second transistor Q2 ,
3...Base region of first transistor Q1 , 4
...Base region of second transistor Q2 , 5...
...Emitter region of the first transistor Q1 , 6-
a, 6-b, 6-c, 6-d, 6-e...Emitter region of second transistor Q2, 7...Low resistance wiring material, 8...Base series resistance of first transistor Q1 Component, 9-a, 9-b, 9-c, 9-
d, 9-e...Base series resistance component of second transistor Q2 , 10...High concentration semiconductor region.
Claims (1)
スタのエミツタ領域と同じ形状のエミツタ領域を
ｎ倍個有する第２のトランジスタを用いて構成さ
れたカレントミラー回路を有する半導体集積回路
装置に於いて、前記第１のトランジスタは該トラ
ンジスタのベース直列抵抗成分成形部分を有する
ことを特徴とする半導体集積回路装置。1. In a semiconductor integrated circuit device having a current mirror circuit configured using a first transistor and a second transistor having n times the number of emitter regions having the same shape as the emitter region of the first transistor, 1. A semiconductor integrated circuit device, wherein one transistor has a base series resistance component shaping portion of the transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153517A JPS6214456A (en) | 1985-07-11 | 1985-07-11 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153517A JPS6214456A (en) | 1985-07-11 | 1985-07-11 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6214456A JPS6214456A (en) | 1987-01-23 |
| JPH0442827B2 true JPH0442827B2 (en) | 1992-07-14 |
Family
ID=15564265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60153517A Granted JPS6214456A (en) | 1985-07-11 | 1985-07-11 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6214456A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0289341A (en) * | 1988-09-27 | 1990-03-29 | Matsushita Electron Corp | Semiconductor integrated circuit |
| JPH08162472A (en) * | 1994-12-02 | 1996-06-21 | Mitsubishi Electric Corp | Bipolar transistor, semiconductor device having bipolar transistor and manufacturing method thereof |
| JP2003045882A (en) | 2001-07-27 | 2003-02-14 | Nec Corp | Semiconductor device and design method thereof |
-
1985
- 1985-07-11 JP JP60153517A patent/JPS6214456A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6214456A (en) | 1987-01-23 |
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