JPH0443294B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はコンピユータシステムにおいて使用さ
れる記憶媒体制御器、より詳細には１つだけのデ
イスクドライブ（アクチユエータ）にスワツプ及
びフアイルアクセスの両方の機能が要求されるシ
ステムにおいて使用される記憶媒体制御器に関す
る。

デイスクシステムにおいて、デイスクは典型的
に大容量動的メモリのデータ格納速度より高速に
てそのデータを伝送するが、この差はそのメモリ
がホスト中央処理装置（CPU）による処理にも
使用されるときに特に顕著となる。従つて、スワ
ツプ動作の際に発生するような最高伝送速度が要
求される高速大容量伝送にはそのCPUの性能が
問題となる。

しかし、あるデイスク伝送においては高伝送速
度がさほど重要でなく、ホストCPUの介在なし
にデイスクからホストCPUメモリにデータを伝
送し、そのCPUの指令の実行を早めることが可
能である。従つて、先行技術のシステムにおいて
は、２つのデイスクドライブ（アクチユエータ）
を用い、１つを高伝送速度での大容量伝送に適す
るように書式化し、もう１つを低伝送速度にてホ
ストCPUの介在なしにデイスクデータを伝送す
るのに適した別の書式にするのが慣例となつてい
る。これら先行技術における構成は、システムが
その重複を必要としない場合でも２個のデイスク
ドライブ（アクチユエータ）が要求されるという
短所を持つ。しかし、２個のデイスクの使用は、
ユーザが“フアイル”領域（低伝送速度）と“ス
ワツプ”領域（高伝送速度）とを物理的に分離
し、フアイルアクセスとスワツプを重複すること
を可能とする。例えば、１つのデイスクのみが使
用される場合、そのドライブに関するフアイルア
クセスが完了するまでスワツプ動作を実行するの
は無理である。他方、２個のデイスクを使用する
と、片方のデイスクのヘツドを所望の位置に位置
決めしている間に、他方のデイスクでデータの伝
送をし、これによつてヘツド位置決め遅れを短縮
することが可能である。

低コスト及び高性能の両方が要求される小型の
システムにおいては、２個のデイスクドライブ及
び別の直接メモリアクセス（DMA）制御器を装
備することは、コスト的に不可能である。従つ
て、１つのデイスクによつて両方の様式の伝送が
経済的に実行できる解決策が要求される。

本発明においては、１つのホスト中央処理装置
と１つの記憶媒体の間で、該記憶媒体にあるいは
該記憶媒体からのデータの伝送を制御するために
使用される制御器において、該制御機が第１のメ
モリと第２のメモリを含み、該第１のメモリが該
記憶媒体の第１の書式化された部分からの一定量
のデータを収容可能な第１の密度を持ち、該第１
のメモリが該第１の書式化された部分と関連する
情報伝送間隔の際に該中央処理装置による周期的
な処理を必要とし、該第１のメモリが該記憶媒体
のデータ伝送速度にてデータを伝送するのに十分
なアクセスタイムを持ち、また該第２のメモリが
該第１のメモリを介して該記憶媒体の第２の書式
化された部分から該一定量のデータの複数を受信
するのに十分に大きな密度を持ち該データ伝送の
際にホスト中央処理装置による処理を必要とする
ことなく伝送可能であることを特徴とする制御器
が提供される。

本発明の１つの局面において、デユアルモード
デイスク制御器が提供されるが、これによつて
１つのデイスクドライブがそのセクシヨン内に格
納される情報の種類に最も適した異なる物理的セ
クシヨンに書式化される。

デイスクドライブからの“スワツプ”読出し動
作において、大容量伝送（スワツプ）セクシヨン
からのデータは、入／出力プロセツサ及びホスト
CPUによつてサイクル毎に、小容量高速バツフ
アメモリに読出され、次に該バツフアから検索デ
ータが取り出されCPU主メモリに移動される。
デイスクドライブへの“スワツプ”書込み動作に
おいては、このスワツプセクシヨンに書込まれる
べきデータは、ホストCPUによつてサイクル毎
に、小容量バツフアメモリに書込まれ、次に入／
出力プロセツサによつてデイスクドライブに伝送
される。

デイスクドライブからの“フアイル”読出し動
作においては、このフアイル格納セクシヨンから
のデータは最初に入／出力プロセツサによつてバ
ツフアメモリ内に読出され、次に入／出力プロセ
ツサによつてホストCPUの時間がある時ホスト
CPUによつて検索あるいは使用されるために大
容量低速キヤツシユメモリに伝送される。デイス
クドライブの“フアイル”書込み動作において
は、CPU時間がある時、ホストCPUはデイスク
に書込まれるべきデータを該低速キヤツシユメモ
リに伝送する。入／出力プロセツサは次に該デー
タを該低速キヤツシユから高速バツフアメモリに
伝送し、続いてデイスクに読出す。

１つのデイスクドライブを使用して高性能を達
成するための鍵はこのデイスクの物理的書式化に
ある。デイスク制御器はこのデイスクを２つのセ
クシヨン、つまり“フアイル”領域及び“スワツ
プ”領域に分離する。

“フアイル”領域はデータを“スワツプ”領域
よりも低速度にて伝送するが、デイスクへのある
いはデイスクからのデータの伝送にホストCPU
による介在を必要としない。従つて、CPUが他
のタスクを遂行している間に、このデイスク制御
器がデータを伝送することが可能であり、従つて
通常のフアイルアクセスに対する性能を向上させ
ることができる。

一方、“スワツプ”領域は高データ伝送速度を
達成できるが、デイスクへのあるいはデイスクか
らのデータの伝送にはホストCPUによる介在が
必要である。これは、CPUが文脈交換を直ちに
遂行する必要があり、文脈交換時間を最小限にす
るために最大限のデータ伝送速度が要求される場
合に必要となる。

“フアイル”領域は入／出力プロセツサによつて
物理的に３対１インターリーブに書式化され、ま
た“スワツプ”領域は入／出力プロセツサによつ
て２対１インターリーブに書式化される。従つ
て、1Mバイト／秒の原始データ伝送速度を持つ
デイスクが与えられた場合、“フアイル”領域は
333Kバイト／秒（原始速度の1/3）の多セクタデ
ータ伝送速度が達成でき、また“スワツプ”領域
は500Kバイト／秒（原始速度の1/2）の多セクタ
速度が達成可能である。

これら及び他の目的は添付する図面と関連して
なされる以下の本発明の一例としての実施態様の
説明によつてより明白となろう。

第１図はデユアルモード デイスク制御器１０
０を示す。入／出力プロセツサ１２は、例えば、
インテル8089入／出力プロセツサ チツプセツト
を使用する。プログラム記憶装置１０１は8Kバ
イトのプログラムROMより構成され、デユアル
ポートバツフア１０６は1Kバイトのデユアルポ
ート静的バツフアRAMから構成され、一方、デ
ユアルポート キヤツシユ１０７は128Kバイト
にデユアルポート動的キヤツシユRAMより構成
される。またバス１０には読出し／書込み制御シ
ーケンサ１０２、直列並列／並列直列変換器１０
４、及びバーストエラー修正／検出回路１０３が
接続される。ホスト中央処理装置CPU１４は、
例えば、インテル8086あるいはモトロラ68000チ
ツプを使用する。主メモリ１０８はCPUによつ
て実行するための指令及びデータを格納するため
に使用され、例えば、128Kバイトの動的RAMを
使用する。

第２図はあるデイスクの１つのトラツクへのデ
ータブロツクの格納のためのパツキング技法を示
す。ここに示されるのは１対１インターリービン
グ形式であり、物理的に０から開始し１度に１ブ
ロツクづつ順番にブロツク２２まで続く23個のセ
クタを持つ。ここでは１トラツクのみが示されて
いるが、１つのデイスクはこのようなトラツクを
多数含み、ヘツド５１は任意のトラツクよりデー
タを検索するために上下に移動する。

第５図は２対１インターリービングを示すが、
ここではデータの２個の論理的に隣接するブロツ
クが非順序アドレスを持つ１つの物理的ブロツク
によつて分離されている。従つて、セクタが左方
向に回転するデイスクドライバ ヘツド５１（ア
ーム５０によつて保持）の下を通過すると、ブロ
ツク１２内のデータがブロツク１内のデータの先
に到達する。例えば、格納するデータ標本が１つ
のデータブロツクよりも長い時は、このデータ
は、１対１のインターリービングのように隣接す
るブロツクに格納される代わりに、もう１つのデ
ータブロツク、つまりデータブロツク１２によつ
て分離されるブロツク０及び１に格納される。こ
の形式のインターリービングはタイミング問題及
びヘツド動作時間の都合から派生されるが、これ
については後に詳細に述べる。

第３図は１つの順次番号を持つ（論理的に連
続）ブロツクが２個の非順次の論理的非連続デー
タブロツクによつて分離された３対１インターリ
ービングを示す。

セクタの生成及び制御 デイスク上の各セクタは１つのデータ欄と１つ
の見出し欄を持つ。書式化の際に特定のセクタの
セクタ番号が入／出力プロセツサによつて見出し
欄に書込まれ、これによつて入／出力プロセツサ
がアクセス動作の際にこのセクタを正しく同定す
るのを可能とする。デイスクドライバはデユアル
モード デイスク制御器に、１）セクタ信号、及
び２）インデツクス信号の２つの信号を供給す
る。デユアルモード デイスク制御器１００がイ
ンデツクス ライン（図示無し）上に１つのパル
スを受信すると、これはトラツクの開始を示す。
セクタライン（図示無し）上のパルスはそのトラ
ツク内の各セクタの開始を示す。セクタ及びイン
デツクスラインを使用し、また所望のインターリ
ーブ係数、例えば、２対１、３対１或は他の任意
の係数を知ることによつて、入／出力プロセツサ
はプログラム記憶装置１０１内に格納されたテー
ブルを使用して任意のセクタの見出し欄に適当な
セクタ番号を書込むことが可能である。このテー
ブルは、第９図（２：１インターリーブ書式テー
ブル）及び第１０図（３：１インターリーブ書式
テーブル）に示すごとく、特定のセクタ／インデ
ツクスパルスと特定のセクタ番号とを関連させ
る。

１つのデータ面のみを持つデイスク ドライブ
の書式化をする場合、デユアルモード デイスク
制御器１００はそのトラツクの半分を２対１のイ
ンターリーブ係数にて、そして他の半分を３対１
のインターリーブ係数にて書式化する。複数のデ
ータ面を持つデイスクドライブを書式化する場合
は、デユアルモード デイスク制御器１００はそ
れらの面の半分を２対１のインターリーブにて、
そして他の半分を３対１のインターリーブにて書
式化する。

データ伝送 ２つのデイスクのデータ伝送のシナリオは以下
の通り、つまり“フアイル”伝送、及び“スワツ
プ”伝送である。両方のシナリオとも読出し動作
に関し、第７図と第８図のフローチヤートと関連
して説明されているが、書込み動作も順序が逆で
あるが基本的に同一である。

フアイル伝送 第７図に示すごとく、“フアイル”データ伝送
においては以下の動作が起る。

ステツプ70において、並列デイスクデータが番
号を付与されたデイスクデータ ブロツク（例え
ば、ブロツク０）から並列変換器１０４に入力さ
れ、16ビツト並列データに変換される。ステツプ
71において、各16ビツト語が変換器１０４によつ
てアセンブルされた後、バス１０上を入／出力プ
ロセツサによつてデユアルポートバツフア１０６
に伝送されるが、該バツフア１０６は前述したご
とく高速RAMである。データの全ブロツクがデ
ユアルポート バツフア１０６内にてアセンブル
される（ステツプ72）と、これは入／出力プロセ
ツサ１２を経てデユアルポート キヤツシユ１０
７に伝送される（ステツプ73）。

次の論理的に隣接するデータブロツクが要求さ
れる場合（ステツプ74）、入／出力プロセツサ１
２はそのブロツクの伝送の準備をし（ステツプ
75）、そして先の全手順が繰り返される。一方、
次のブロツクが要求されない時はホストCPUに
データ伝送が完了したことを知らせる。

スワツプ伝送 “スワツプ”データ伝送においては、第８図に
示すごとく、以下の動作が実行される。ステツプ
80，81及び82はステツプ70，71及び72と同様であ
る。データの全ブロツクがデユアルポート バツ
フア１０６内にアセンブルされると、ホスト
CPUが割り込みされ（ステツプ83）、ホストCPU
はデータをデユアルポート バツフア１０６から
その主メモリに伝送し（ステツプ84）、一方、
入／出力プロセツサ１２は（要求がある場合）デ
イスクからの次に論理的に隣接するデータブロツ
の伝送の準備を実行する（ステツプ85）。

上記シナリオより、“フアイル”伝送（第７図）
は、入／出力プロセツサ１２にデユアルポート
キヤツシユへの追加のデータブロツク伝送（ステ
ツプ73）の遂行を要求することが理解できる。要
求される場合、この追加の伝送のため、入／出力
プロセツサにデイスクからの次の論理的に隣接す
るデータブロツクの伝送を準備させるのに十分な
時間を提供するため３対１のインターリーブが必
要となる。入／出力プロセツサがデユアルポート
キヤツシユへのデータ伝送を遂行するため、ホ
ストCPUはデータの伝送が進行している間に他
のタクスの進行が可能であり、これによつてシス
テム全体の性能が向上する。

タイミングの考察 第４図は入／出力プロセツサ１２がデイスクか
ら“フアイル”データを移動させるタイミングを
示す。入／出力プロセツサ１２が最初にデータを
変換器１０４からバツフア１０６に移動し、次に
キヤツシユ１０７に移動し、そして（要求される
場合）次の伝送を準備する間に、２つのデータブ
ロツク（セクタ８及び１６）がヘツド５０の下を
通過する。ヘツドがセクタ１上の位置（1120マイ
クロ秒の後）に来た時、プロセツサはステツプ74
（第７図）が次の論理的に隣接するデータブロツ
クからのデータの伝送を要求する場合には、この
セクタからデータを読出す準備が完了する。１対
１或いは２対１のインター リーブ係数が使用さ
れる場合は、従つて、このデイスクはヘツドが情
報の“次の”ブロツクを読出すために位置決めさ
れる前に完全に１回転する必要がある。

第５図は入／出力プロセツサ１２がデイスクか
ら“スワツプ”データを移動させるタイミングを
示す。入／出力プロセツサ１２はバツフア１０６
からのデータの読出しに関与しないため、これは
次のセクタからのデータ伝送の準備をより速く完
了できる。このために２対１のインターリービン
グが使用されるが、これによると“フアイル”伝
送の305Kバイト／秒の伝送速度に対して457Kバ
イト／秒の伝送速度を達成することが可能であ
る。（より高速の主メモリを備える）より高速の
ホストCPU及びより高速の入／出力プロセツサ
が使用することにより、デイスクドライブの“ス
ワツプ”領域を１対１のインターリーブにて書式
化し、“スワツプ”伝送に対して約1Mバイト／秒
のデータ速度を達成することも可能である。

一般的に“フアイル”伝送は“スワツプ”伝送
より頻繁に起こるため、両方の伝送形式に同一の
デイスクドライブ（アクチユエータ）を使用し、
ビツト伝送速度においてCPU時間少し遅く保た
れる。

１つの疑問は、データを直列並列変換器１０４
から直接デユアルポート キヤツシユ１０７に伝
送すれば、デユアルポート バツフア１０６７を
使用する必要はないのではないかという疑問であ
る。

理由は、今日の技術でのデユアルポート キヤ
ツシユ１０７はデユアルポート キヤツシユ１０
７の最悪の時のアクセスタイムが変換器１０４か
らの原始デイスクデータ伝送速度より遅く、従つ
て直列並列変換器１０４から供給されるデータ速
度によつてデータを受信することが不可能である
ためである。一方、デユアルポート バツフア１
０６は原始デイスクデータ伝送速度と同等のアク
セスタイムを持ち、これは直列並列変換器１０４
から直接データを受信することが可能である。不
幸にして、デユアルポート バツフア１０６内に
使用される静的RAMはデユアルポート キヤツ
シユ１０７内に使用される動的RAMほど密度が
高くなく、従つて、デユアルポート キヤツシユ
を使用しなくても済むのに十分に大きなデユアル
ポート バツフアを収容するだけの十分な物理的
回路基板空間を確保することが困難である。

デユアルモード デイスク制御器は１つのデイ
スクドライブのみを使用して２つのデイスクドラ
イブ（アクチユエータ）システムの殆どの機能を
提供することがわかる。従つて、本発明は低コス
トにて文脈交換（スワツプ）が可能であり、また
回転記憶媒体を高効率にて使用するマイクロコン
ピユータ システムを設計するのに有効である。
２個のデイスク書式（インターリーブ）について
述べたが、他の書式（インターリーブ）も可能で
あることは明白である。また書式領域の相対的な
大きさも用途によつて変更することが可能であり
これらのサイズは必ずしも一定である必要はな
く、またトラツク内のセクタの書式及び数を任意
に決定することが可能である。

【図面の簡単な説明】

第１図は本発明の要素の相互関係を示すブロツ
ク図、第２図、第３図及び第５図はデイスクの１
つのトラツク上のデータの物理的配列を示す説明
図、第４図及び第６図は“フアイル”及び“スワ
ツプ”伝送のデイスクタイミング図を示す説明
図、第７図及び第８図は本発明のデータ検索及び
データ格納手順の動作のフローチヤート、第９図
及び第１０図はデイスクを書式化するために入／
出力プロセツサによつて使用されるメモリテーブ
ルを示す説明図である。 主要部分の符号の説明、制御器……１００、ホ
スト中央処理装置……１４。

Claims (1)

1. 【特許請求の範囲】 １ ホスト中央処理装置と記憶媒体の間で、該記
   憶媒体へのあるいは該記憶媒体からのデータの伝
   送を制御するために使用される制御器であつて、
   該記憶媒体が、物理的なデータブロツクに分割さ
   れたデータを、いずれのデータブロツク内に格納
   されデータも隣接するアドレスロケーシヨンを有
   する状態で格納するように設けられ、また該記憶
   媒体が第１及び第２の書式でインターリーブされ
   るデータセグメントを有するデータ格納領域を含
   み、該制御器が第１のメモリと第２のメモリを含
   み、該第１のメモリが該記憶媒体の第１の書式化
   された部分からの一定量のデータを収容可能な第
   １の密度を持ち、該第１のメモリが該第１の書式
   化された部分を含む情報伝送インターバルの際に
   該中央処理装置による周期的な処理を必要とし、
   該第１のメモリがまた該記憶媒体のデータ伝送速
   度にてデータを伝送するのに十分な速さのアクセ
   スタイムを持ち、また該第２のメモリが該データ
   インターバルの際にホスト中央処理装置の介在を
   必要とすることなく該第１のメモリを介して該記
   憶媒体の第２の書式化された部分から該一定量の
   データの複数倍を受信するのに十分に大きな密度
   を持つことを特徴とする制御器。 ２ 特許請求の範囲第１項に記載の制御器におい
   て、該記憶媒体が回転するデイスクであり、また
   該第１の書式化された部分が、ｎ個の介在するセ
   グメントによつて分離された物理的に隣接しない
   セグメントに格納された隣接するデータを含み、
   該ｎ個の介在するセグメントが該第１の書式化さ
   れた部分に格納された該データと隣接しないデー
   タを有し、該第２の書式化された部分がｍ個の介
   在するセグメントによつて分離された物理的に隣
   接しないセグメントに格納された隣接するデータ
   を含み、該ｍ個の介在するセグメントが該第２の
   書式化された部分に格納されたデータと隣接しな
   いデータを有し、かつｍはｎよりも大きいことを
   特徴とする制御器。 ３ 特許請求の範囲第２項に記載の制御器におい
   て、該記憶媒体が１つだけのデイスクドライブで
   あることを特徴とする制御器。 ４ 特許請求の範囲第２項に記載の制御器におい
   て、さらに該デイスクから該第１及び第２のメモ
   リへのデータの伝送を制御するためのマイクロプ
   ロセツサを含むことを特徴とする制御器。 ５ 特許請求の範囲第２項に記載の制御器におい
   て、該第１のメモリがスタテイツクRAMであり
   また該第２のメモリがダイナミツクRAMである
   ことを特徴とする制御器。 ６ 特許請求の範囲第２項に記載の制御器におい
   て、ｎが１でありｍが２であることを特徴とする
   制御器。 ７ １つだけのデイスクアクチユエータ上でデー
   タを書式化しかつ検索するデユアルモードデイス
   ク制御器であつて、該制御機が該アクチユエータ
   によつてアクセスされるデイスクの第１の領域上
   に第１のインターリーブ係数によつて書式化され
   たデータセクタを確立するための手段、デイスク
   の第２の領域上に第２のインターリーブ係数によ
   つて書式化されたデータセクタを確立するための
   手段、ホスト中央処理装置の制御下において、コ
   ンピユータの或るオペレーシヨンのため該第１の
   領域から低容量高速メモリに伝送し、次に該メモ
   リから伝送するための手段、及び該ホスト中央処
   理装置の介在なしに、コンピユータの他のオペレ
   ーシヨンのため該第２の領域から低容量高速メモ
   リに伝送し、次に該中央処理装置によつて直接ア
   クセス可能な低速大容量メモリに伝送するための
   手段を含むことを特徴とする制御器。 ８ 特許請求の範囲第７項に記載の制御器におい
   て、該第１のインターリーブ係数が隣接しないセ
   クタに含まれる論理的に隣接するデータを含み、
   該データが、該分離された第１のインターリーブ
   係数セクタ内に含まれるデータと論理的に隣接し
   ないデータを持つ１つのセクタによつて常に分離
   され、また該第２のインターリーブ係数が隣接し
   ないセクシヨンに含まれる論理的に隣接するデー
   タを含み、該データが、該分離された第２のイン
   ターリーブ係数セクシヨン内に含まれるデータと
   論理的に隣接しないデータを持つ２つのセクタに
   よつて常に分離されることを特徴とする制御器。 ９ 特許請求の範囲第７項に記載の制御器におい
   て、該アクチユエータが１つだけのデイスクヘツ
   ドを持ちまた該第１及び第２のインターリーブ係
   数が該デイスクの１つの面の異なるトラツクに存
   在することを特徴とする制御器。 １０ 特許請求の範囲第７項に記載の制御器にお
   いて、該アクチユエータが異なる複数のデイスク
   面に関連する複数のヘツドを持ち、また該第２の
   インターリーブ係数が異なる複数のデイスク面に
   存在することを特徴とする制御器。