JPH0443422B2 - - Google Patents

Info

Publication number
JPH0443422B2
JPH0443422B2 JP20022283A JP20022283A JPH0443422B2 JP H0443422 B2 JPH0443422 B2 JP H0443422B2 JP 20022283 A JP20022283 A JP 20022283A JP 20022283 A JP20022283 A JP 20022283A JP H0443422 B2 JPH0443422 B2 JP H0443422B2
Authority
JP
Japan
Prior art keywords
wire bonding
tie bar
chip
inner leads
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP20022283A
Other languages
Japanese (ja)
Other versions
JPS6092643A (en
Inventor
Kengo Egashira
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP58200222A priority Critical patent/JPS6092643A/en
Publication of JPS6092643A publication Critical patent/JPS6092643A/en
Publication of JPH0443422B2 publication Critical patent/JPH0443422B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/421—Shapes or dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、特に多ピン型で樹脂封止型の半導体
装置の製造方法に関する。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention particularly relates to a method of manufacturing a multi-pin type, resin-sealed semiconductor device.

〔発明の技術的背景とその問題点〕[Technical background of the invention and its problems]

従来、樹脂封止型の半導体装置の製造工程で
は、リードフレームのベツド上にチツプ(半導体
素子)が載置され、このチツプとリードフレーム
のインナーリード間でワイヤボンデイングがなさ
れる。そして、ワイヤボンデイング処理の後にチ
ツプを含むリードフレームに対して樹脂封止処理
が行われる。
Conventionally, in the manufacturing process of resin-sealed semiconductor devices, a chip (semiconductor element) is placed on the bed of a lead frame, and wire bonding is performed between the chip and the inner leads of the lead frame. After the wire bonding process, a resin sealing process is performed on the lead frame including the chip.

このようにして、樹脂モールド成型された半導体
装置が製造されることになる。ところで、近年多
用されている多ピン型の半導体装置では上記のイ
ンナーリードが比較的細長く形成されている。こ
のため上記のような従来の製造方法では、ワイヤ
ボンデイング処理の際にインナーリードの先端部
に振動が発生しやすくなり、ボンデイングワイヤ
のループ変形や切断が生じたり、ボンデイング強
度の劣化等の問題が発生するなどの欠点があつ
た。
In this way, a resin molded semiconductor device is manufactured. Incidentally, in multi-pin type semiconductor devices that have been frequently used in recent years, the inner leads described above are formed to be relatively elongated. For this reason, in the conventional manufacturing method described above, vibration is likely to occur at the tip of the inner lead during the wire bonding process, causing problems such as loop deformation and breakage of the bonding wire, and deterioration of bonding strength. There were drawbacks such as the occurrence of

〔発明の目的〕[Purpose of the invention]

本発明は上記の点に鑑みてなされたもので、樹
脂封止型の多ピン型半導体装置の製造工程におい
て、ワイヤボンデイング処理の際にインナーリー
ドの振動によるボンデイング不良の発生等を防止
して、高品質の半導体装置を製造できる半導体装
置の製造方法を提供することを目的とする。
The present invention has been made in view of the above points, and is intended to prevent bonding defects caused by vibration of inner leads during wire bonding processing in the manufacturing process of resin-sealed multi-pin semiconductor devices. An object of the present invention is to provide a method for manufacturing a semiconductor device that can manufacture a high-quality semiconductor device.

〔発明の概要〕[Summary of the invention]

本発明では、チツプとリードフレームのインナ
ーリードとのワイヤボンデイング領域外にあるイ
ンナーリード間を接続する第1タイバーで支持し
た状態でインナーリードとチツプ間をワイヤボン
デイングした後、第1のモールド工程によりワイ
ヤボンデイング領域内のリードフレームに対して
樹脂封止処理が行われる。この後、上記第1のタ
イバーが切断され、さらに第2のモールド工程に
より上記ワイヤボンデイング領域外のリードフレ
ームに対して樹脂封止処理がなされ、半導体装置
全体の樹脂モールド成型がなされる。
In the present invention, after wire bonding is performed between the inner leads and the chip in a state where the chip is supported by a first tie bar that connects the inner leads located outside the wire bonding area between the chip and the inner leads of the lead frame, a first molding step is performed. A resin sealing process is performed on the lead frame in the wire bonding area. Thereafter, the first tie bar is cut, and in a second molding process, resin sealing is performed on the lead frame outside the wire bonding area, and the entire semiconductor device is resin molded.

これにより、ワイヤボンデイング処理の際に生
ずる振動を押えることができ、ワイヤボンデイン
グを確実に行なうことができる。
This makes it possible to suppress vibrations that occur during the wire bonding process, and ensure wire bonding.

〔発明の実施例〕[Embodiments of the invention]

以下図面を参照して本発明の一実施例を説明す
る。第1図乃至第4図は一実施例に係わる半導体
装置の製造工程を示す図である。第1図におい
て、10はベツドでありチツプ(図示せず)を載
置する部分である。このベツド10上のチツプと
複数のインナーリード11間でワイヤボンデイン
グが行われる。チツプはインナーリード11を介
して外部回路との電気的接続がなされる。12は
チツプとワイヤボンデイングされる領域のすぐ外
側のインナーリード11相互間を接続する第1の
タイバーである。また13は複数のアウターリー
ドであり、これらアウターリード13相互間は第
2のタイバー14で接続されている。これら各部
分はリードフレームとして共通の金属板を加工し
て一体に形成されている。
An embodiment of the present invention will be described below with reference to the drawings. 1 to 4 are diagrams showing the manufacturing process of a semiconductor device according to one embodiment. In FIG. 1, numeral 10 is a bed on which a chip (not shown) is placed. Wire bonding is performed between the chip on the bed 10 and the plurality of inner leads 11. The chip is electrically connected to an external circuit via inner leads 11. Reference numeral 12 designates a first tie bar that connects the inner leads 11 just outside the area where the chip and the wire are bonded. Further, reference numeral 13 indicates a plurality of outer leads, and these outer leads 13 are connected to each other by a second tie bar 14. Each of these parts is integrally formed by processing a common metal plate as a lead frame.

上記のようなリードフレームを用いた半導体装
置の製造工程を説明する。先ず、ベツド10上に
チツプが載置され、チツプとインナーリード11
の先端部間でワイヤボンデイング処理が行われ
る。このワイヤボンデイング処理後、第1のモー
ルド工程により第1のタイバー12を含まないワ
イヤボンデイング領域のリードフレームに対して
樹脂モールド処理が成される(第2図の樹脂封止
部20)。
A manufacturing process of a semiconductor device using the lead frame as described above will be explained. First, a chip is placed on the bed 10, and the chip and inner leads 11
A wire bonding process is performed between the tips of the two. After this wire bonding process, a resin molding process is performed on the lead frame in the wire bonding area that does not include the first tie bar 12 in a first molding process (resin molding part 20 in FIG. 2).

そして、第1のタイバー12が切断され、イン
ナーリード11間が分離される(第3図に示され
た状態)。このようなリードフレームに対して、
第2のモールド工程により樹脂封止処理が行わ
れ、ワイヤボンデイング領域外のインナーリード
11を含む半導体装置全体の樹脂モールド成型が
なされる(第4図の樹脂封止部30)。また図示
を略すが、その後第2のタイバー14はアウター
リード13から除去される。
Then, the first tie bar 12 is cut, and the inner leads 11 are separated (the state shown in FIG. 3). For such lead frames,
A resin sealing process is performed in the second molding step, and the entire semiconductor device including the inner leads 11 outside the wire bonding area is resin molded (resin sealing section 30 in FIG. 4). Although not shown, the second tie bar 14 is then removed from the outer lead 13.

上記のような製造工程において、その作用効果
を説明する。ベツド10上のチツプとインナーリ
ード11の先端部間はワイヤボンデイング処理に
より接続される。このとき、上記のようにインナ
ーリード11間は第1のタイバー12により接続
されている。従つて、ワイヤボンデイング処理の
際、インナーリード11の先端部の振動(上下方
向)は大幅に押えられる。これにより、ワイヤボ
ンデイングは確実に行われ、ボンデイングワイヤ
のループ変形、切断及びボンデイング強度の劣化
を防止できる。
The effects of the manufacturing process as described above will be explained. The chips on the bed 10 and the tips of the inner leads 11 are connected by wire bonding. At this time, the inner leads 11 are connected by the first tie bar 12 as described above. Therefore, during the wire bonding process, the vibration (in the vertical direction) of the tip of the inner lead 11 can be significantly suppressed. Thereby, wire bonding can be performed reliably, and loop deformation and breakage of the bonding wire and deterioration of bonding strength can be prevented.

そして、第1のタイバー12によりインナーリ
ード11が接続された状態でワイヤボンデイング
領域のリードフレームに対して樹脂封止処理が行
われる。これにより、第1のタイバー12が除去
されてもボンデイングワイヤは樹脂により固定さ
れており、上記のようなボンデイング不良は発生
しない。そして、第1のタイバー12を切断した
後、第2の樹脂モールド工程により半導体装置全
体の樹脂モールド成型が成されることになる。
Then, with the inner leads 11 connected by the first tie bars 12, a resin sealing process is performed on the lead frame in the wire bonding area. As a result, even if the first tie bar 12 is removed, the bonding wire is fixed by the resin, and the bonding failure as described above does not occur. After cutting the first tie bar 12, the entire semiconductor device is resin molded in a second resin molding process.

〔発明の効果〕〔Effect of the invention〕

以上詳述したように本発明によれば、ワイヤボ
ンデイング処理においてインナーリードの先端部
の振動によるボンデイング不良を確実に防止する
ことができ、しかも確実な樹脂モールド成型を実
現することができる。したがつて、高品質な樹脂
封止型の多ピン構造の半導体装置を提供すること
ができる。
As described in detail above, according to the present invention, it is possible to reliably prevent bonding failures due to vibrations at the tips of inner leads during wire bonding processing, and moreover, it is possible to realize reliable resin molding. Therefore, it is possible to provide a high quality resin-sealed multi-pin semiconductor device.

【図面の簡単な説明】[Brief explanation of drawings]

第1図乃至第4図は本発明の一実施例に係わる
半導体装置の製造方法を説明するための図であ
る。 10……ベツド、11……インナーリード、1
2……第1のタイバー、13……アウターリー
ド、14……第2のタイバー、20,30……樹
脂封止部。
1 to 4 are diagrams for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention. 10...Bed, 11...Inner lead, 1
2...First tie bar, 13...Outer lead, 14...Second tie bar, 20, 30...Resin sealing part.

Claims (1)

【特許請求の範囲】[Claims] 1 チツプを載置するためのベツド、インナーリ
ード及びこれに連続するアウターリード、そのベ
ツド上のチツプとワイヤボンデイングされる領域
外のインナーリード間を接続する第1のタイバー
ならびにアウターリード間を接続する第2のタイ
バーを有するリードフレームを用意する工程と、
上記チツプとインナーリード間をワイヤボンデイ
ングする工程と、上記ワイヤボンデイング領域内
のリードフレームに対して樹脂封止を行なう第1
のモールド工程と、上記第1のタイバーを切断し
上記インナーリード間を分離する工程と、上記ワ
イヤボンデイング領域外のインナーリードを含む
上記リードフレームに対して樹脂封止を行なつて
半導体装置全体をモールド成型する第2のモール
ド工程とを備えて成ることを特徴とする半導体装
置の製造方法。
1. A bed for mounting the chip, an inner lead and an outer lead continuous to the bed, a first tie bar that connects the chip on the bed and the inner lead outside the area to be wire bonded, and a first tie bar that connects the outer leads. providing a lead frame having a second tie bar;
A step of wire bonding between the chip and the inner leads, and a first step of resin sealing the lead frame in the wire bonding area.
a molding step, a step of cutting the first tie bar to separate the inner leads, and sealing the lead frame including the inner leads outside the wire bonding area with resin to complete the entire semiconductor device. 1. A method of manufacturing a semiconductor device, comprising: a second molding step of performing molding.
JP58200222A 1983-10-26 1983-10-26 Manufacture of semiconductor device Granted JPS6092643A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58200222A JPS6092643A (en) 1983-10-26 1983-10-26 Manufacture of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58200222A JPS6092643A (en) 1983-10-26 1983-10-26 Manufacture of semiconductor device

Publications (2)

Publication Number Publication Date
JPS6092643A JPS6092643A (en) 1985-05-24
JPH0443422B2 true JPH0443422B2 (en) 1992-07-16

Family

ID=16420834

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58200222A Granted JPS6092643A (en) 1983-10-26 1983-10-26 Manufacture of semiconductor device

Country Status (1)

Country Link
JP (1) JPS6092643A (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02194641A (en) * 1989-01-24 1990-08-01 Ibiden Co Ltd Lead frame

Also Published As

Publication number Publication date
JPS6092643A (en) 1985-05-24

Similar Documents

Publication Publication Date Title
JPS6151933A (en) Manufacture of semiconductor device
JPH09129808A (en) Resin-sealed semiconductor device and method of manufacturing the same
JPH09107062A (en) Semiconductor device and manufacturing method thereof
JP3179003B2 (en) Apparatus and method for forming ultra-thin semiconductor package such as TSOP or UTSOP
JPS6092643A (en) Manufacture of semiconductor device
JP2976199B2 (en) Lead frame for semiconductor package having die pad
KR100632256B1 (en) Lead-on Chip Lead Frame with Dummy Leads
KR20020093250A (en) ELP type leadframe and ELP using the same
KR200168394Y1 (en) Lead frame of semiconductor package
JPS5921050A (en) Manufacture of semiconductor device
JPH07169780A (en) COL semiconductor device and lead frame thereof
KR20010053792A (en) lead-frame in manucture for semiconductor package
JPH07101729B2 (en) Multi-chip semiconductor device and manufacturing method thereof
KR920006185B1 (en) IC manufacturing method using bonded lead frame
KR970005721B1 (en) Lead frame
KR920008360Y1 (en) Lead frame
JP2946775B2 (en) Resin sealing mold
JPH05251619A (en) Resin seal semiconductor device and manufacture thereof
KR970006523Y1 (en) Semiconductor manufacture type lead frame structure
JPS60195958A (en) Lead frame
JPH029156A (en) Manufacture of semiconductor device
JPH09162327A (en) Semiconductor device
JPH05102218A (en) Semiconductor device
JPH04271151A (en) Lead frame for semiconductor device
JPH0669397A (en) Lead frame for semiconductor device