JPH0443442B2 - - Google Patents
Info
- Publication number
- JPH0443442B2 JPH0443442B2 JP60271143A JP27114385A JPH0443442B2 JP H0443442 B2 JPH0443442 B2 JP H0443442B2 JP 60271143 A JP60271143 A JP 60271143A JP 27114385 A JP27114385 A JP 27114385A JP H0443442 B2 JPH0443442 B2 JP H0443442B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- input
- output
- limiter
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 8
- 230000010355 oscillation Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G11/00—Limiting amplitude; Limiting rate of change of amplitude
- H03G11/002—Limiting amplitude; Limiting rate of change of amplitude without controlling loop
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、リミツタ回路に係り、入力電圧の振
幅を任意の上限及び下限電圧の範囲内に制限して
出力するリミツタ回路に関する。
幅を任意の上限及び下限電圧の範囲内に制限して
出力するリミツタ回路に関する。
従来の技術
第４図は従来のリミツタ回路の一例の回路系統
図を示す。同図中、PNPトランジスタQa，Qb及
び電流源Iaは周知の最小値選択回路S1を構成して
おり、トランジスタQaのベースには入力端子１
より入力電圧Vaが供給され、またトランジスタ
Qbベースには直流電圧２より直流電圧VHが供給
される。一方、NPNトランジスタQc，Od及び
電流源Ibは周知の最大値選択回路S2を構成してお
り、トランジスタQcのベースには上記最小値選
択回路S1の出力電圧が供給され、またトランジス
タQdのベースには直流電圧源３より直流電圧
VL′が供給される。
図を示す。同図中、PNPトランジスタQa，Qb及
び電流源Iaは周知の最小値選択回路S1を構成して
おり、トランジスタQaのベースには入力端子１
より入力電圧Vaが供給され、またトランジスタ
Qbベースには直流電圧２より直流電圧VHが供給
される。一方、NPNトランジスタQc，Od及び
電流源Ibは周知の最大値選択回路S2を構成してお
り、トランジスタQcのベースには上記最小値選
択回路S1の出力電圧が供給され、またトランジス
タQdのベースには直流電圧源３より直流電圧
VL′が供給される。
従つて、上記最小値選択回路S1及び直流電圧源
２は直流電圧VHを上限電圧とする上限リミツタ
として動作し、一方、上記最大値選択回路S2及び
直流電圧源３はトランジスタQdのベース・エミ
ツタ間電圧をVBEとすると、下限電圧VL（但し、
VL＝VL′−VBE）を有する下限リミツタとして動
作する。
２は直流電圧VHを上限電圧とする上限リミツタ
として動作し、一方、上記最大値選択回路S2及び
直流電圧源３はトランジスタQdのベース・エミ
ツタ間電圧をVBEとすると、下限電圧VL（但し、
VL＝VL′−VBE）を有する下限リミツタとして動
作する。
このため、入力電圧１に入来する入力電圧Va
は、第５図に示す如く、その上限及び下限が上限
電圧VH及び下限電圧VLにより振幅制限され、出
力電圧Vbとして出力端子４へ出力される。
は、第５図に示す如く、その上限及び下限が上限
電圧VH及び下限電圧VLにより振幅制限され、出
力電圧Vbとして出力端子４へ出力される。
発明が解決しようとする問題点
しかるに、上記従来のリミツタ回路が例えば電
圧制御型発振器の制御入力段において、その入力
電圧が位相誤差電圧や周波数誤差電圧であるよう
なフエーズ・ロツクド・ループ回路（PLL回路）
で使用された場合、PLL回路への入力信号が断
続してループオープン状態になつたとき、上記電
圧制御型発振器は発振周波数の上限又は下限から
引込動作するのでループ動作が定常状態に達する
までの整定時間が長くなつてしまうという欠点が
あつた。すなわち、リミツタ回路にその上限及び
下限電圧範囲を越えるような過大又は過少な入力
電圧が入来した場合、その出力電圧が上限又は下
限電圧に固定されてしまい、リミツタ回路の直線
動作領域（前記下限電圧VLに及び上限電圧VH間
の領域）内にうまく収束しないという問題点があ
つた。
圧制御型発振器の制御入力段において、その入力
電圧が位相誤差電圧や周波数誤差電圧であるよう
なフエーズ・ロツクド・ループ回路（PLL回路）
で使用された場合、PLL回路への入力信号が断
続してループオープン状態になつたとき、上記電
圧制御型発振器は発振周波数の上限又は下限から
引込動作するのでループ動作が定常状態に達する
までの整定時間が長くなつてしまうという欠点が
あつた。すなわち、リミツタ回路にその上限及び
下限電圧範囲を越えるような過大又は過少な入力
電圧が入来した場合、その出力電圧が上限又は下
限電圧に固定されてしまい、リミツタ回路の直線
動作領域（前記下限電圧VLに及び上限電圧VH間
の領域）内にうまく収束しないという問題点があ
つた。
そこで、本発明は、リミツタ回路の出力直線動
作領域を越える過大又は過少な入力電圧が入来し
た場合、その出力電圧を出力直線動作領域の上限
及び下限電圧の任意の電圧に設定することによ
り、上記問題点を解決したリミツタ回路を提供す
ることを目的とする。
作領域を越える過大又は過少な入力電圧が入来し
た場合、その出力電圧を出力直線動作領域の上限
及び下限電圧の任意の電圧に設定することによ
り、上記問題点を解決したリミツタ回路を提供す
ることを目的とする。
問題点を解決するための手段
本発明になるリミツタ回路は、第１及び第２の
入力電圧のうち小なる方を選択出力する最大値選
択回路と、第３及び第４の入力電圧のうち大なる
方を選択出力する最大値選択回路とを縦続接続
（順不同）した、リミツタ回路であつて、入力電
圧を反転増幅して出力する第１の反転増幅器と第
１の反転増幅器の出力電圧の下限を予め設定した
第２の基準電圧V2に制限して上記第２図の入力
電圧として出力する下限リミツタと、入力電圧を
反転増幅器して出力する第２の反転増幅器と、第
２の反転増幅器の出力電圧の上限を予め設定した
第４の基準電圧V4に制限して上記第４の入力電
圧として出力する上限リミツタとを具備し、電圧
V1〜V4の関係を、V3＜V2＜V1，V3＜V4＜V1に
設定し、かつ、一の入力端子よりの入力電圧を第
１の入力電圧とした場合、第３の入力電圧は最小
値選択回路の出力電圧であり、一の入力端子より
の入力電圧を第３の入力電圧とした場合、第１の
入力電圧は最大値選択回路の出力電圧であるよう
に構成される。
入力電圧のうち小なる方を選択出力する最大値選
択回路と、第３及び第４の入力電圧のうち大なる
方を選択出力する最大値選択回路とを縦続接続
（順不同）した、リミツタ回路であつて、入力電
圧を反転増幅して出力する第１の反転増幅器と第
１の反転増幅器の出力電圧の下限を予め設定した
第２の基準電圧V2に制限して上記第２図の入力
電圧として出力する下限リミツタと、入力電圧を
反転増幅器して出力する第２の反転増幅器と、第
２の反転増幅器の出力電圧の上限を予め設定した
第４の基準電圧V4に制限して上記第４の入力電
圧として出力する上限リミツタとを具備し、電圧
V1〜V4の関係を、V3＜V2＜V1，V3＜V4＜V1に
設定し、かつ、一の入力端子よりの入力電圧を第
１の入力電圧とした場合、第３の入力電圧は最小
値選択回路の出力電圧であり、一の入力端子より
の入力電圧を第３の入力電圧とした場合、第１の
入力電圧は最大値選択回路の出力電圧であるよう
に構成される。
作 用
下限リミツタは第１の反転増幅器の出力電圧の
下限を第２の基準電圧V2に制限して、第２の入
力電圧として最小値選択回路へ出力する。一方、
上限リミツタは第２の反転増幅器の出力電圧の上
限を予め設定した第４の基準電圧V4に制限して、
第４の入力電圧として最大値選択回路へ出力す
る。
下限を第２の基準電圧V2に制限して、第２の入
力電圧として最小値選択回路へ出力する。一方、
上限リミツタは第２の反転増幅器の出力電圧の上
限を予め設定した第４の基準電圧V4に制限して、
第４の入力電圧として最大値選択回路へ出力す
る。
ここで、一例として第１の入力電圧を前記一の
入力端子よりの入力電圧とすると、最小値選択回
路は入力電圧と第２の入力電圧とのうち小なる方
を第３の入力電圧として最大値選択回路へ出力す
る。このとき、最大値選択回路は、最小値選択回
路よりの第３の入力電圧と上記第４の入力電圧と
のうち大なる方を選択出力する。
入力端子よりの入力電圧とすると、最小値選択回
路は入力電圧と第２の入力電圧とのうち小なる方
を第３の入力電圧として最大値選択回路へ出力す
る。このとき、最大値選択回路は、最小値選択回
路よりの第３の入力電圧と上記第４の入力電圧と
のうち大なる方を選択出力する。
例えば、PLL回路に使用した場合、リミツタ
回路の直線動作領域を越える（電圧制御型発振器
の十分な引込動作範囲を越える）過大又は最小な
誤差電圧が入力信号Viとして入来した場合、リ
ミツタ回路の出力電圧V0はV3＜V0＜V1となる。
これにより、誤差電圧が過大又は過少な値から通
常値に戻つた場合でも発振器は自走発振周波数と
入力信号周波数とのずれが少ないので、短時間で
ループ整定ができ、十分に引込動作を行なうこと
がてきる。
回路の直線動作領域を越える（電圧制御型発振器
の十分な引込動作範囲を越える）過大又は最小な
誤差電圧が入力信号Viとして入来した場合、リ
ミツタ回路の出力電圧V0はV3＜V0＜V1となる。
これにより、誤差電圧が過大又は過少な値から通
常値に戻つた場合でも発振器は自走発振周波数と
入力信号周波数とのずれが少ないので、短時間で
ループ整定ができ、十分に引込動作を行なうこと
がてきる。
次に、本発明になるリミツタ回路の一実施例に
ついて、第１図〜第３図と共に説明する。
ついて、第１図〜第３図と共に説明する。
実施例
第１図は本発明になるリミツタ回路の一実施例
のブロツク系統図を示す。同図中、基準電圧V1
からV4は、第２図Ａに示す如く、V1＞V2及びV4
＞V3の如く設定されている。但し、V2とV4の大
小関係は問わない。ここで、入力端子５に入来す
る入力電圧Viは、反転増幅器６に供給され、こ
こで第１の基準電圧V1（以下、上限電圧と称する
ことがある。）に応じて反転増幅されて下限リミ
ツタ７へ出力される。下限リミツタ７は入来する
電圧を第２の基準電圧V2以上に振幅制限して最
小値選択回路８へ出力する。このようにして、入
力電圧Viは上記反転増幅器６及び下限リミツタ
７により第２図（Ａ）に示す如き特性Ｉを有する
電圧（電圧V1というものとする）に変換された
後、最小値選択回路８に供給される。
のブロツク系統図を示す。同図中、基準電圧V1
からV4は、第２図Ａに示す如く、V1＞V2及びV4
＞V3の如く設定されている。但し、V2とV4の大
小関係は問わない。ここで、入力端子５に入来す
る入力電圧Viは、反転増幅器６に供給され、こ
こで第１の基準電圧V1（以下、上限電圧と称する
ことがある。）に応じて反転増幅されて下限リミ
ツタ７へ出力される。下限リミツタ７は入来する
電圧を第２の基準電圧V2以上に振幅制限して最
小値選択回路８へ出力する。このようにして、入
力電圧Viは上記反転増幅器６及び下限リミツタ
７により第２図（Ａ）に示す如き特性Ｉを有する
電圧（電圧V1というものとする）に変換された
後、最小値選択回路８に供給される。
一方、反転増幅器９は入来する入力電圧Viを
第３の基準電圧V3（以下、下限電圧と称ることが
ある。）に応じて反転増幅して上限リミツタ１０
に供給する。上限リミツタ１０は入来する電圧を
第４の基準電圧V4以下に振幅制限して最大値選
択回路１１へ出力する。このようにして、入力電
圧Viは上記反転増幅器９及び上限リミツタ１０
により第２図Ａに示す如き特性を有する電圧
（電圧V11というものとする）に変換された後、
最大値選択回路１１に供給される。
第３の基準電圧V3（以下、下限電圧と称ることが
ある。）に応じて反転増幅して上限リミツタ１０
に供給する。上限リミツタ１０は入来する電圧を
第４の基準電圧V4以下に振幅制限して最大値選
択回路１１へ出力する。このようにして、入力電
圧Viは上記反転増幅器９及び上限リミツタ１０
により第２図Ａに示す如き特性を有する電圧
（電圧V11というものとする）に変換された後、
最大値選択回路１１に供給される。
前記最小値選択回路８は、入来する入力電圧
Vi及び前記電圧V1を比較して、両電圧のうち小
なる方を選択出力かるため、０≦Vi≦V1のとき
は、入力電圧Viを選択出力し、Vi＞V1のときは
電圧V1を選択出力する。
Vi及び前記電圧V1を比較して、両電圧のうち小
なる方を選択出力かるため、０≦Vi≦V1のとき
は、入力電圧Viを選択出力し、Vi＞V1のときは
電圧V1を選択出力する。
一方、最大値選択回路１１は入来する電圧V11
及び上記最小値選択回路８より供給される電圧の
うち大なる方を選択出力するため、０≦Vi＜V3
のときは、電圧V11を選択出力し、V3≦Vi＜V1
のときは、入力電圧Viを選択出力し、Vi＜V1の
ときは、電圧V1を選択出力する。
及び上記最小値選択回路８より供給される電圧の
うち大なる方を選択出力するため、０≦Vi＜V3
のときは、電圧V11を選択出力し、V3≦Vi＜V1
のときは、入力電圧Viを選択出力し、Vi＜V1の
ときは、電圧V1を選択出力する。
このようにして、第２図Ｂに示す如き入出力特
性を有する出力電圧V0が最大値選択回路１１よ
り出力端子１２へ出力される。これにより、本発
明回路の出力電圧V0は、入力電圧ViがV3≦Vi≦
V1となる領域においては直線性を維持してV0＝
Viとして出力され、Vi＞V1の領域ではV0＝V2に
収束し、Vi＜V3の領域ではV0＝V4に収束する。
なお、このとき、V1＝上限電圧VH，V3＝下限電
圧VLである。
性を有する出力電圧V0が最大値選択回路１１よ
り出力端子１２へ出力される。これにより、本発
明回路の出力電圧V0は、入力電圧ViがV3≦Vi≦
V1となる領域においては直線性を維持してV0＝
Viとして出力され、Vi＞V1の領域ではV0＝V2に
収束し、Vi＜V3の領域ではV0＝V4に収束する。
なお、このとき、V1＝上限電圧VH，V3＝下限電
圧VLである。
従つて、本発明回路は入力電圧Viが上記電圧
V3〜V1の範囲を越えて過大又は過少となつた場
合は、出力電圧V0を出力直線動作領域の最大値
Viと最小値V3との間の任意の電圧に収束させる
リミツタ回路として動作する。
V3〜V1の範囲を越えて過大又は過少となつた場
合は、出力電圧V0を出力直線動作領域の最大値
Viと最小値V3との間の任意の電圧に収束させる
リミツタ回路として動作する。
例えば、PLL回路における電圧制御型発振器
は、供給される制御電圧である誤差電圧VeがV3
＜Ve＜V1（リミツタの曲線動作領域）の範囲内
で変動する場合には、自走発振周波数と入力信号
周波数とのずれが少ないので十分に引込動作を行
う。逆にいえば、電圧制御型発振器が十分に引込
動作をする誤差電圧の範囲に、リミツタの直線動
作領域を合わせている。然るに、リミツタ回路の
直線動作領域を越える（電圧制御型発振器の十分
な引込動作の範囲を越える）過大または過少な誤
差電圧が入力信号Viとしてリミツタ回路に入来
した場合、本発明ではリミツタ回路の出力電圧
V0（実際に電圧制御型発振器に供給される誤差電
圧をV3＜V0＜V1とする。これにより、誤差電圧
が過大または過少な値から通常値に戻つた場合で
も電圧制御型発振器は、自走発振周波数と入力信
号周波数とのずれが少ないので、短時間でループ
整定ができ、十分に引込動作を行うことができ
る。又、電圧V1〜V4を、V3＜V2＜V1，V3＜V4
＜V1という制限内で任意に設定できるので、使
用条件に最適な出力特性を容易に得ることができ
る。
は、供給される制御電圧である誤差電圧VeがV3
＜Ve＜V1（リミツタの曲線動作領域）の範囲内
で変動する場合には、自走発振周波数と入力信号
周波数とのずれが少ないので十分に引込動作を行
う。逆にいえば、電圧制御型発振器が十分に引込
動作をする誤差電圧の範囲に、リミツタの直線動
作領域を合わせている。然るに、リミツタ回路の
直線動作領域を越える（電圧制御型発振器の十分
な引込動作の範囲を越える）過大または過少な誤
差電圧が入力信号Viとしてリミツタ回路に入来
した場合、本発明ではリミツタ回路の出力電圧
V0（実際に電圧制御型発振器に供給される誤差電
圧をV3＜V0＜V1とする。これにより、誤差電圧
が過大または過少な値から通常値に戻つた場合で
も電圧制御型発振器は、自走発振周波数と入力信
号周波数とのずれが少ないので、短時間でループ
整定ができ、十分に引込動作を行うことができ
る。又、電圧V1〜V4を、V3＜V2＜V1，V3＜V4
＜V1という制限内で任意に設定できるので、使
用条件に最適な出力特性を容易に得ることができ
る。
第３図は本発明回路の具体的な回路系統図を示
す。同図中、第１図と同一構成部分には同一の符
号を付してある。ここで、反転増幅器６は演算増
幅器１３、第１の基準電圧V1を発生出力する直
流電圧源１４及び抵抗R1，R2より構成される周
知の負帰還増幅器であり、また、下限リミツタ７
はNPNトランジスタQ1，Q2、電流源I1，I2、第
２の基準電圧V2を発生出力する直流電圧源１５
及びPNPトランジスタQ3より構成さり、さらに、
最小値選択回路８はPNPトランジスタQ4，Q5及
び電流源I3より構成される。
す。同図中、第１図と同一構成部分には同一の符
号を付してある。ここで、反転増幅器６は演算増
幅器１３、第１の基準電圧V1を発生出力する直
流電圧源１４及び抵抗R1，R2より構成される周
知の負帰還増幅器であり、また、下限リミツタ７
はNPNトランジスタQ1，Q2、電流源I1，I2、第
２の基準電圧V2を発生出力する直流電圧源１５
及びPNPトランジスタQ3より構成さり、さらに、
最小値選択回路８はPNPトランジスタQ4，Q5及
び電流源I3より構成される。
一方、反転増幅器９は、上記と同様に、演算増
幅器１６、第３の基準電圧V3を発生出力する直
流電圧源１７及び抵抗R3，R4より構成される周
知の負帰還増幅器であり、また、上限リミツタ１
０はPNPトランジスタQ6，Q7、電流源I4及び第
４の基準電圧V4を発生出力する直流電圧源１８
より構成され、さらに、最大値選択回路１１は
NPNトランジスタQ8，Q9及び電流源I5より構成
される。
幅器１６、第３の基準電圧V3を発生出力する直
流電圧源１７及び抵抗R3，R4より構成される周
知の負帰還増幅器であり、また、上限リミツタ１
０はPNPトランジスタQ6，Q7、電流源I4及び第
４の基準電圧V4を発生出力する直流電圧源１８
より構成され、さらに、最大値選択回路１１は
NPNトランジスタQ8，Q9及び電流源I5より構成
される。
ここで、前記演算増幅器１３の非反転入力端子
は直流電圧源１４を介して接地され、その反転入
力端子は抵抗R1を介して入力端子５に接続され
ると共に、抵抗R2を介してその出力端に接続さ
れる。一方、トランジスタQ2のコレクタ・エミ
ツタ間にそのコレクタ・エミツタ間が夫々共通接
続されたトランジスタQ1のベースは、上記演算
増幅器１３の出力端と抵抗R2の接続点に接続さ
れる。上記トランジスタQ2のベースは直流電圧
源１５を介して接地される。また、上記トランジ
スタQ1及びQ2のコレクタ共通接続点は電源電圧
Vccを供給する電源ラインに接続され、さらにト
ランジスタQ1及びQ2のエミツタ共通接続点は電
流源I1を介して接地されると共に、トランジスタ
Q3のコレクタは接地され、そのエミツタは電流
源I2を介して上記電源ラインに接続されると共
に、トランジスタQ5のベースに接続される。
は直流電圧源１４を介して接地され、その反転入
力端子は抵抗R1を介して入力端子５に接続され
ると共に、抵抗R2を介してその出力端に接続さ
れる。一方、トランジスタQ2のコレクタ・エミ
ツタ間にそのコレクタ・エミツタ間が夫々共通接
続されたトランジスタQ1のベースは、上記演算
増幅器１３の出力端と抵抗R2の接続点に接続さ
れる。上記トランジスタQ2のベースは直流電圧
源１５を介して接地される。また、上記トランジ
スタQ1及びQ2のコレクタ共通接続点は電源電圧
Vccを供給する電源ラインに接続され、さらにト
ランジスタQ1及びQ2のエミツタ共通接続点は電
流源I1を介して接地されると共に、トランジスタ
Q3のコレクタは接地され、そのエミツタは電流
源I2を介して上記電源ラインに接続されると共
に、トランジスタQ5のベースに接続される。
上記トランジスタQ5及びそのベースが入力端
子５に接続された前記トランジスタQ4のエミツ
タ・コレクト間は夫々共通接続されており、その
コレクタ共通接続点は接地され、またそのエミツ
タ共通接続点は電流源I3を介して電源ラインに接
続されると共に、トランジスタQ8のベースに接
続される。
子５に接続された前記トランジスタQ4のエミツ
タ・コレクト間は夫々共通接続されており、その
コレクタ共通接続点は接地され、またそのエミツ
タ共通接続点は電流源I3を介して電源ラインに接
続されると共に、トランジスタQ8のベースに接
続される。
一方、演算増幅器１６の非反転入力端子は直流
電圧源１７を介して接地され、その反転入力端子
は抵抗R3を介して入力端子５に接続されると共
に抵抗R4を介してその出力端に接続される。ま
た、トランジスタQ7のエミツタ・コレクト間に
そのエミツタ・コレクト間が夫々共通接続された
トランジスタQ6のベースは、上記演算増幅器１
６の出力端と抵抗R4の接続点に接続される。上
記トランジスタQ7のベースは直流電圧源１８を
介して接地される。また、上記トランジスタQ6
及びQ7のコレクタ共通接続点は接地され、さら
に、トランジスタQ6及びQ7のエミツタ共通接続
点は電流源I4を介して電源ラインに接続されると
共に、トランジスタQ9のベースに接続される。
上記トランジスタQ9及び前記トランジスタQ8の
コレクト・エミツタ間は夫々共通接続されてお
り、そのコレクト共通接続点は電源ラインに接続
され、またそのエミツタ共通接続点は電流源I5を
介して接地されると共に、出力端子１２に接続さ
れる。
電圧源１７を介して接地され、その反転入力端子
は抵抗R3を介して入力端子５に接続されると共
に抵抗R4を介してその出力端に接続される。ま
た、トランジスタQ7のエミツタ・コレクト間に
そのエミツタ・コレクト間が夫々共通接続された
トランジスタQ6のベースは、上記演算増幅器１
６の出力端と抵抗R4の接続点に接続される。上
記トランジスタQ7のベースは直流電圧源１８を
介して接地される。また、上記トランジスタQ6
及びQ7のコレクタ共通接続点は接地され、さら
に、トランジスタQ6及びQ7のエミツタ共通接続
点は電流源I4を介して電源ラインに接続されると
共に、トランジスタQ9のベースに接続される。
上記トランジスタQ9及び前記トランジスタQ8の
コレクト・エミツタ間は夫々共通接続されてお
り、そのコレクト共通接続点は電源ラインに接続
され、またそのエミツタ共通接続点は電流源I5を
介して接地されると共に、出力端子１２に接続さ
れる。
次に、第３図図示回路系統の動作について説明
するに、周知の如く、反転増幅器６の出力電圧
E1は、抵抗R1及びR2の抵抗値を夫々r1及びr2と表
わすと、(1)式のように表わされる。
するに、周知の如く、反転増幅器６の出力電圧
E1は、抵抗R1及びR2の抵抗値を夫々r1及びr2と表
わすと、(1)式のように表わされる。
E1＝−r1＋r2／r1・
〔 r2／r1＋r2・Vi−V1〕 (1)
この(1)式において、Vi＝V1とおくと、E1＝V1
となる。従つて、反転増幅器６より前記第２図Ａ
にて特性Ｉに示す如く、入力電圧Viが第１の基
準電圧V1に等しいとき、E1＝V1となり、かつ、
入力電圧Viの変化に対して反転して変化する電
圧E1が得られる。
となる。従つて、反転増幅器６より前記第２図Ａ
にて特性Ｉに示す如く、入力電圧Viが第１の基
準電圧V1に等しいとき、E1＝V1となり、かつ、
入力電圧Viの変化に対して反転して変化する電
圧E1が得られる。
下限リミツタ７は、周知の如く、入来する反転
増幅器６の出力電圧E1を第２の基準電圧V2以上
に振幅制限して、前記電圧V1として出力する。
ここで、トランジスタQ1及びQ2のベース・エミ
ツタ間電圧とトランジスタQ3のベース・エミツ
タ間電圧とトランジスタQ3のベース・エミツタ
間電圧が夫々等しいものとすると、E1＞V2のと
きは、V1＝E1となり、E1≦V2のときはV1＝V2と
なる。
増幅器６の出力電圧E1を第２の基準電圧V2以上
に振幅制限して、前記電圧V1として出力する。
ここで、トランジスタQ1及びQ2のベース・エミ
ツタ間電圧とトランジスタQ3のベース・エミツ
タ間電圧とトランジスタQ3のベース・エミツタ
間電圧が夫々等しいものとすると、E1＞V2のと
きは、V1＝E1となり、E1≦V2のときはV1＝V2と
なる。
上記と同様に、反転増幅器９の出力電圧E2は、
抵抗R3及びR4の抵抗値を夫々r3及びr4と表わす
と、(2)式のように表わされる。
抵抗R3及びR4の抵抗値を夫々r3及びr4と表わす
と、(2)式のように表わされる。
E2＝−r3＋r4／r3・〔r4／＋r3＋r4・Vi−V3〕 (2)
この(2)式において、Vi＝V3とおくと、E2＝V3
となる。従つて、反転増幅器９より前記第２図Ａ
にて特性に示す如く、入力電圧Viが第３の基
準電圧V3に等しいとき、E2＝V3となり、かつ、
入力電圧Viの変化に対して反転して変化する電
圧E2が得られる。
となる。従つて、反転増幅器９より前記第２図Ａ
にて特性に示す如く、入力電圧Viが第３の基
準電圧V3に等しいとき、E2＝V3となり、かつ、
入力電圧Viの変化に対して反転して変化する電
圧E2が得られる。
上限リミツタ１０は、周知の如く、入来する反
転増幅器９の出力電圧E2を第４の基準電圧V4以
下に振幅制限して、出力電圧V11′として出力す
る。ここで、トランジスタQ6，Q7及び後述する
トランジスタQ4，Q5，Q8，Q9のベースエミツタ
間電圧を全てVBE′と表わすと、E2＜V4のときは
V11′＝E2＋VBE′となり、E2≧V4のときは、
V11′＝V4＋VBE′となる。すなわち、出力電圧
V11′と前記電圧V11との関係はV11′＝V11＋VBE′
となる。
転増幅器９の出力電圧E2を第４の基準電圧V4以
下に振幅制限して、出力電圧V11′として出力す
る。ここで、トランジスタQ6，Q7及び後述する
トランジスタQ4，Q5，Q8，Q9のベースエミツタ
間電圧を全てVBE′と表わすと、E2＜V4のときは
V11′＝E2＋VBE′となり、E2≧V4のときは、
V11′＝V4＋VBE′となる。すなわち、出力電圧
V11′と前記電圧V11との関係はV11′＝V11＋VBE′
となる。
一方、最小値選択回路８中のトランジスタQ4
及びQ5は夫々のベースに入来する入力電圧Vi及
び電圧V1の大小関係に応じてオン又はオフされ、
これと同様に、最大値選択回路１１中のトランジ
スタQ8及びQ9は夫々のベースに入来する上記最
小値選択回路８の出力電圧及び電圧V11′の大小
関係に応じてオン又はオフされる。
及びQ5は夫々のベースに入来する入力電圧Vi及
び電圧V1の大小関係に応じてオン又はオフされ、
これと同様に、最大値選択回路１１中のトランジ
スタQ8及びQ9は夫々のベースに入来する上記最
小値選択回路８の出力電圧及び電圧V11′の大小
関係に応じてオン又はオフされる。
ここで、Vi＜V3のとき、Vi＜V1であるから、
トランジスタQ4はオンされ、トランジスタQ5は
オフとなる。従つて、最小値選択回路８より電圧
Vi＋VBE′が出力される。このとき、Vi＋VBE′＜
V11′であるため、トランジスタQ8はオフされ、
トランジスタQ9はオンとなる。従つて、最大値
選択回路１１より出力電圧V0＝V11′−VBE′＝V11
が出力される。これにより、Vi＜V3、かつE2≧
V4のとき、出力端子１２には出力電圧V0＝V4が
出力され、一方、Vi＜V3、かつE2＜V4のとき、
出力端子１２には出力電圧V0＝E2が出力される。
トランジスタQ4はオンされ、トランジスタQ5は
オフとなる。従つて、最小値選択回路８より電圧
Vi＋VBE′が出力される。このとき、Vi＋VBE′＜
V11′であるため、トランジスタQ8はオフされ、
トランジスタQ9はオンとなる。従つて、最大値
選択回路１１より出力電圧V0＝V11′−VBE′＝V11
が出力される。これにより、Vi＜V3、かつE2≧
V4のとき、出力端子１２には出力電圧V0＝V4が
出力され、一方、Vi＜V3、かつE2＜V4のとき、
出力端子１２には出力電圧V0＝E2が出力される。
次に、V3≦Vi≦V1のときには、Vi≦V1である
ため、トランジスタQ4はオンされ、トランジス
タQ5はオフとなる。従つて、最小値選択回路８
より電圧Vi＋VBE′が出力される。このとき、Vi
＋VBE′＞V11′であるため、トランジスタQ8はオ
ンされ。トランジスタQ9はオフとなる。従つて、
最大値選択回路１１より出力電圧V0＝（Vi＋
VBE′）−VBE′＝Viが出力される。これにより、V3
≦Vi≦V1のときには、出力端子１２より入力電
圧Viと等しい出力が得られる。
ため、トランジスタQ4はオンされ、トランジス
タQ5はオフとなる。従つて、最小値選択回路８
より電圧Vi＋VBE′が出力される。このとき、Vi
＋VBE′＞V11′であるため、トランジスタQ8はオ
ンされ。トランジスタQ9はオフとなる。従つて、
最大値選択回路１１より出力電圧V0＝（Vi＋
VBE′）−VBE′＝Viが出力される。これにより、V3
≦Vi≦V1のときには、出力端子１２より入力電
圧Viと等しい出力が得られる。
次に、Vi＞V1のとき、トランジスタQ4はオフ
され、トランジスタQ5はオンとなる。従つて、
最小値選択回路８より電圧Vi＋VBE′が出力され
る。このとき、Vi＋VBE′＞V11′であるため、ト
ランジスタQ8はオンされ。トランジスタQ9はオ
フとなる。従つて、最大値選択回路１１より出力
電圧V0＝（Vi＋VBE′）−VBE′＝Viが出力される。
これにより、Vi＞V1、かつ、E1＞V2のとき、出
力端子１２には出力電圧V0＝E1が出力され、一
方、Vi＞V1、かつ、E1≦V2のとき、出力端子１
２には出力電圧V0＝V2が出力される。
され、トランジスタQ5はオンとなる。従つて、
最小値選択回路８より電圧Vi＋VBE′が出力され
る。このとき、Vi＋VBE′＞V11′であるため、ト
ランジスタQ8はオンされ。トランジスタQ9はオ
フとなる。従つて、最大値選択回路１１より出力
電圧V0＝（Vi＋VBE′）−VBE′＝Viが出力される。
これにより、Vi＞V1、かつ、E1＞V2のとき、出
力端子１２には出力電圧V0＝E1が出力され、一
方、Vi＞V1、かつ、E1≦V2のとき、出力端子１
２には出力電圧V0＝V2が出力される。
このように、第３図図示回路系統は第２図Ｂに
示した入出力特設をリミツタとして動作する。
示した入出力特設をリミツタとして動作する。
なお、本発明回路の構成は、電圧Vi及びV11又
はV11′が夫々供給される最小値選択回路８及び
最大値選択回路１１の縦続接続であれば良く、そ
の接続順序は任意である。すなわち、第１図図示
ブロツク系統において、反転増幅器６と９、下限
リミツタ７と上限リミツタ１０、及び最小値選択
回路８と最大値選択回路１１の接続順序を夫々入
れ替えてもよい。この場合、入力端子５に入来し
た入力電圧Viが、最大値選択回路１１の一方の
入力電圧（第３の入力電圧）となり、最小値選択
回路８の一方の入力電圧（第１の入力電圧）は、
最大値選択回路１１の出力電圧となる。
はV11′が夫々供給される最小値選択回路８及び
最大値選択回路１１の縦続接続であれば良く、そ
の接続順序は任意である。すなわち、第１図図示
ブロツク系統において、反転増幅器６と９、下限
リミツタ７と上限リミツタ１０、及び最小値選択
回路８と最大値選択回路１１の接続順序を夫々入
れ替えてもよい。この場合、入力端子５に入来し
た入力電圧Viが、最大値選択回路１１の一方の
入力電圧（第３の入力電圧）となり、最小値選択
回路８の一方の入力電圧（第１の入力電圧）は、
最大値選択回路１１の出力電圧となる。
また、上記本発明は、上限電圧V1及び下限電
圧V3を決める反転増幅器６と９と、下限リミツ
タ７及び上限リミツタ１０の設定によつて制限領
域での特性を任意に決定できるものであるから、
応用に当つて、上限のみ又下限のみの制限等目的
に応じて自由に構成してもよいことは勿論であ
る。
圧V3を決める反転増幅器６と９と、下限リミツ
タ７及び上限リミツタ１０の設定によつて制限領
域での特性を任意に決定できるものであるから、
応用に当つて、上限のみ又下限のみの制限等目的
に応じて自由に構成してもよいことは勿論であ
る。
発明の効果
上述の如く、本発明によれば、リミツタ回路の
出力直線動作領域を越える過大又は過小な入力電
圧が入来した場合、その出力電圧を出力直線動作
領域の上限及び下限電圧間の任意の電圧に設定し
たので、制限領域にて任意の非線形特性を得るこ
とができ、上記入力電圧の上限及び下限電圧範囲
外でも所定の出力電圧に収束させることができ、
例えばPLL回路中の電圧制御型発振器を制御す
る誤差電圧のリミツタ回路に応用すると、PLL
回路への入力電圧の断続によつて誤差電圧が過大
又は過小な値から通常値に戻つた場合でも発振器
の自走周波数と入力信号周波数とのずれが少ない
ので、ループ整定時間は極めて短くできて、動作
を安定化でき、又、電圧V1〜V4をV3＜V2＜V1，
V3＜V4＜V1の制限内で任意に設定できるので、
使用条件に最適な出力特性を容易に得ることがで
きる等の特徴を有する。
出力直線動作領域を越える過大又は過小な入力電
圧が入来した場合、その出力電圧を出力直線動作
領域の上限及び下限電圧間の任意の電圧に設定し
たので、制限領域にて任意の非線形特性を得るこ
とができ、上記入力電圧の上限及び下限電圧範囲
外でも所定の出力電圧に収束させることができ、
例えばPLL回路中の電圧制御型発振器を制御す
る誤差電圧のリミツタ回路に応用すると、PLL
回路への入力電圧の断続によつて誤差電圧が過大
又は過小な値から通常値に戻つた場合でも発振器
の自走周波数と入力信号周波数とのずれが少ない
ので、ループ整定時間は極めて短くできて、動作
を安定化でき、又、電圧V1〜V4をV3＜V2＜V1，
V3＜V4＜V1の制限内で任意に設定できるので、
使用条件に最適な出力特性を容易に得ることがで
きる等の特徴を有する。
第１図及び第３図は夫々本発明になるリミツタ
回路の一実施例を示すブロツク系統図及び具体的
な回路系統図、第２図（Ａ），（Ｂ）は夫々本発明
回路の入出力特性図、第４図及び第５図は夫々従
来のリミツタ回路の一例の回路系統図及び入出力
特性図である。 ５……入力端子、６，９……反転増幅器、７…
…下限リミツタ、８……最小値選択回路、１０…
…上限リミツタ、１１……最大値選択回路、１２
……出力端子、１３，１６……演算増幅器、１
４，１５，１７，１８……直流電圧源、I1〜I5…
…電流源、Q1〜Q9……トランジスタ、R1〜R4…
…抵抗。
回路の一実施例を示すブロツク系統図及び具体的
な回路系統図、第２図（Ａ），（Ｂ）は夫々本発明
回路の入出力特性図、第４図及び第５図は夫々従
来のリミツタ回路の一例の回路系統図及び入出力
特性図である。 ５……入力端子、６，９……反転増幅器、７…
…下限リミツタ、８……最小値選択回路、１０…
…上限リミツタ、１１……最大値選択回路、１２
……出力端子、１３，１６……演算増幅器、１
４，１５，１７，１８……直流電圧源、I1〜I5…
…電流源、Q1〜Q9……トランジスタ、R1〜R4…
…抵抗。
Claims (1)
- 【特許請求の範囲】 １ 第１及び第２の入力電圧のうち小なる方を選
択出力する最小値選択回路８と、第３及び第４の
入力電圧のうち大なる方を選択出力する最大値選
択回路１１とを縦続接続（順不動）し、一の入力
端子５よりの入力電圧Viの上限及び下限を制限
して出力するリミツタ回路において、 該一の入力端子５よりの入力電圧Viを第１の
基準電圧V1を基準として反転増幅して出力する
第１の反転増幅器６と、 該第１の反転増幅器６の出力電圧の下限を予め
設定した、第２の基準電圧V2に制限して上記第
２の入力電圧として出力する下限リミツタ７と、 該一の入力端子５より入力電圧Viを第３の基
準電圧V3を基準として反転増幅して出力する第
２の反転増幅器９と、 該第２の反転増幅器９の出力電圧の上限を予め
設定した第４の基準電圧V4に制限して上記第４
の入力電圧として出力する上限リミツタ１０とを
具備し、 上記電圧V1〜V4の関係を、V3＜V2＜V1，V3
＜V4＜V1に設定し、 かつ、上記一の入力端子５よりの入力電圧Vi
を上記第１の入力電圧とした場合、上記第３の入
力電圧は上記最小値選択回路８の出力電圧であ
り、上記一の入力端子５よりの入力電圧Viを上
記第３の入力電圧とした場合、上記第１の入力電
圧は上記最大値選択回路１１の出力電圧であるよ
うに構成したことを特徴とするリミツタ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271143A JPS62130008A (ja) | 1985-12-02 | 1985-12-02 | リミッタ回路 |
| US06/932,186 US4709204A (en) | 1985-12-02 | 1986-11-18 | Limiter circuit |
| GB8627605A GB2183953B (en) | 1985-12-02 | 1986-11-19 | Limiter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271143A JPS62130008A (ja) | 1985-12-02 | 1985-12-02 | リミッタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62130008A JPS62130008A (ja) | 1987-06-12 |
| JPH0443442B2 true JPH0443442B2 (ja) | 1992-07-16 |
Family
ID=17495918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60271143A Granted JPS62130008A (ja) | 1985-12-02 | 1985-12-02 | リミッタ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4709204A (ja) |
| JP (1) | JPS62130008A (ja) |
| GB (1) | GB2183953B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI88562C (fi) * | 1989-09-19 | 1993-05-25 | Nokia Mobile Phones Ltd | Integrerad, av driftsspaenning oberoende dynamisk amplitudbegraensare |
| US5089767A (en) * | 1990-04-09 | 1992-02-18 | Unitrode Corporation | Current sensor and limiter |
| US5302863A (en) * | 1993-01-29 | 1994-04-12 | Hewlett-Packard Company | CMOS peak amplitude detector |
| TWI232941B (en) * | 2002-12-23 | 2005-05-21 | Media Tek Inc | Peak detector with double peak detection |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3465170A (en) * | 1966-05-11 | 1969-09-02 | Sylvania Electric Prod | Limiter circuit |
| US3697780A (en) * | 1971-04-12 | 1972-10-10 | Phillips Petroleum Co | Limit control |
| GB1452631A (en) * | 1973-06-22 | 1976-10-13 | Honeywell Ltd | Signal limiter circuit |
| JPS5698012A (en) * | 1980-01-09 | 1981-08-07 | Sony Tektronix Corp | Amplitude limiting circuit |
-
1985
- 1985-12-02 JP JP60271143A patent/JPS62130008A/ja active Granted
-
1986
- 1986-11-18 US US06/932,186 patent/US4709204A/en not_active Expired - Lifetime
- 1986-11-19 GB GB8627605A patent/GB2183953B/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| GB2183953B (en) | 1989-10-04 |
| US4709204A (en) | 1987-11-24 |
| GB8627605D0 (en) | 1986-12-17 |
| GB2183953A (en) | 1987-06-10 |
| JPS62130008A (ja) | 1987-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07209346A (ja) | ヒステリシスを持つコンパレータ | |
| EP0217431B1 (en) | Amplifier arrangement | |
| JPH0577206B2 (ja) | ||
| JPH0443442B2 (ja) | ||
| JPH04315207A (ja) | 電源回路 | |
| US4437070A (en) | Amplifier arrangement whose overall gain is controllable by means of a control voltage | |
| US5157347A (en) | Switching bridge amplifier | |
| JP2896029B2 (ja) | 電圧電流変換回路 | |
| JPH0253961B2 (ja) | ||
| JP2861868B2 (ja) | ヒステリシス付きコンパレータ | |
| JPH0419881Y2 (ja) | ||
| JPH03154508A (ja) | 増幅器回路 | |
| JP2853485B2 (ja) | 電圧電流変換回路 | |
| JPH0527282B2 (ja) | ||
| JP2520219Y2 (ja) | 電力増幅器 | |
| JP2969665B2 (ja) | バイアス電圧設定回路 | |
| JP3209181B2 (ja) | 緩オン／オフ信号発生回路 | |
| EP0028229B1 (en) | A balanced amplifier output stage | |
| JP3104324B2 (ja) | 掛算回路 | |
| SU1713083A1 (ru) | Выходной каскад усилител мощности | |
| JPH053929B2 (ja) | ||
| JPS6222284B2 (ja) | ||
| JPH0124443B2 (ja) | ||
| JP3116595B2 (ja) | 演算増幅回路 | |
| JP2000013154A (ja) | オペアンプ及びそれを用いたボルテージフォロワ |