JPH0443773A - 演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は画像データを表示する場合の特殊効果を実現す
る演算回路に関する。

従来の技術 静止画像等をモニターに表示する場合、効果的な演出を
行なうのに、クロスフェードという手法がある。これは
現在表示されている画像から次の画像へ瞬時に切り替え
るのではなく、現在の画像を徐々に消しながら、次の画
像を徐々に表示するものである。現在の画像データをＡ
１次の画像データをＢ、コントロール信号をαとしたと
き、Ｃ＝Ａ×α＋Ｂ×（１−α） なる演算をαが１からＯになるまで徐々に減少しつつ行
なうことで上記効果を達成できる。実現する方法として
はディジタルシグナルプロセッサ（ＤＳＰ）を用いる場
合とルックアップテーブルを用いる場合が考えられる０
回路の簡単化と高速化を考慮すればルックアップテーブ
ルを用いる方が有利である。第４図にその一例を示す、
画像データとコントロール信号αをＲＯＭ（読出し専用
記憶素子）のアドレス信号として用い、あらかしめＲＯ
Ｍに記憶されている情報によってＡ×α。

Ｂ×（１−α）の演算結果を出力し、加算器に入力する
ことにより前記した式で示す中間画像データＣを生成す
るものである。この場合、スムーズに画像を切り替える
にはコントロール信号αに多くのビット数を必要とする
。

発明が解決しようとする課題 上記の場合はＲＯＭサイズが莫大なものとなってしまう
。またＤＳＰを用いる場合は非常に高速な演算速度が要
求される。

本発明は上記課題を解決するもので、スムーズなりロス
フェード処理を実現する演算回路を提供することを目的
としている。

課題を解決するための手段 本発明は上記課題を解決するために、画像データがｎビ
ット、コントロール信号αがｍビットに表現されており
、ＲＯＭのアドレス信号がｆ　（＝ｍ＋ｎ−ｋ）ビット
のとき、αの値の大きさに応して、ｋビットを画像デー
タとコントロール信号とから減じＲＯＭのアドレス信号
として入力するようにしたものである。

作用 本発明は前記した手段により、（ｍ＋ｎ）ビット以下の
アドレスを有するＲＯＭを使用して、コントロール信号
αのサイズを見かけ上（ｍ−ｋ）ビットからｍピントま
で増加でき、スムーズなりロスフェード効果を得ること
ができる。

実施例 以下、本発明の実施例について図を参照しながら説明す
る。

説明に先立ち、クロスフェード処理の演算を再起してお
く。

Ｃ＝Ａ×α＋Ｂ×（１−α）（０≦α≦１）・・・（１
）（１）式において、Ａは現在の画像データ、Ｂは次の
画像データ、αはコントロール信号、Ｃは出力の中間画
像データである。αを１から０になるまで徐々に減少す
ることによって、クロスフェード効果を得る。

第１図は本発明の第１の実施例である。

第１図において、１．２はセレクタ、３．４はＲＯＭ、
５は加算器であるｅ画像データＡ、Ｂはｎ　ヒツトに量
子化されており、コントロール信号αはｍピントで表現
されているものとする。ＲＯＭ３．４のアドレス信号は
ｌビットであり（２）式の関係があるものとする。

ｊ２＝ｎ＋ｍ−ｋ　　　　　　　　　　　　　・・・（
２）ＲＯＭ３のアドレス信号は画像データＡの上位（ｎ
−ｋ）ビット、及びコントロール信号αの上位（ｍ−ｋ
）ビット、セレクタ１の出力にピントからなり、ＲＯＭ
４のアドレス信号は画像データＢの上位（ｎ−ｋ）ビッ
ト、及びコントロール信号αの上位（ｍ−ｋ）ビット、
セレクタ２の出力にビットからなる。セレクタ１は入力
された画像データへの下位にピントとコントロール信号
αの下位にビットをセレクト信号Ａにより選択して出力
するものである。セレクタ２も同様に入力された画像デ
ータＢの下位にビットとコントロール信号αの下位にビ
ットをセレクト信号Ｂにより選択し出力する。第２図を
参照してセレクタ１，２の動作を説明する。第２図（Ａ
）はセレクタｌの動作を説明するもので、第２図（Ｂ）
はセレクタ２の動作を説明するものである。第２図（Ａ
）では、α−０のときは画像データＡの上位（ｎ−ｋ）
ビットとコントロール信号αのｍビットがＲＯＭのアド
レス信号となり、α−α′の時は画像データＡの上位（
ｎ　　ｋｇ）ビットとコントロール信号αの上位（ｍ−
に＋）ピント、また、α−１の時は画像データへのｎピ
ントとコントロール信号αの上位（ｍ−ｋ）ビットがア
ドレス信号として選択されることを示している。コント
ロール信号αを１から０に減少するにつれ、画像データ
Ａの下位ピントを順次切捨て、逆にコントロール信号α
のＲＯＭへの入カビソト数を増加させるようにセレクト
信号Ａがセレクタｌを制御する。セレクタ２ではセレク
タ１とは逆にαが１から０に減少するにつれ、ＲＯＭ４
へのアドレス信号としてコントロール信号αのビット数
を減少させ、画像データ日ノヒツト数を増加し、α＝０
の時はコントロール信号αの上位（ｍ−ｋ）ビットと画
像データＢのｎピントがアドレス信号として選択される
ようにセレクト信号Ｂがセレクタ２を制御している。Ｒ
ＯＭ３　　ＲＯＭ４のテーブルは各々Ａ×α、ＢＸ（ｌ
−α）の値を出力し、各々の出力信号を加算器５に入力
することにより（１）式で示される中間画像データＣが
加算器５により得られる。

第３図において６．７はセレクタ、８．９はＲＯＭ、１
０は加算器である。第２の実施例では（１）式を（３）
式のように置き換えた場合の例である。

この場合セレクタ６、セレクタ７はセレクタ１と同一の
ハードウェアで構成され、ＲＯＭＢ、ＲＯＭ９のテーブ
ルはＲＯＭ３と全く同一のテーブルで実現できる。した
がって、セレクタ６、セレクタ７の動作は第２図（１）
に示すようにαの値に応じて画像データとコントロール
信号のビット配分が決定され、ＲＯＭへ入力される。Ｒ
ＯＭ８．ＲＯＭ９から各々Ａ×α１．Ｂ×α２が得られ
、加算器１０において加算され中間画像データＣを得る
ことができる。

発明の効果 以上の実施例から明らかなように、発明によれば、画像
Ａと画像Ｂをクロスフェード処理する場合、見かけ上、
使用したＲＯＭより大きなサイズのＲＯＭを用いた場合
と同じようにスムーズなりロスフェード処理を実現する
ことができる。

【図面の簡単な説明】

第１図は本発明の演算回路の第１の実施例を示すブロッ
ク図、第２図は第１の実施例の動作説明図、第３図は本
発明の演算回路の第２の実施例のブロック図、第４図は
従来の演算回路のブロック図である。 １．２，６．７・・・・・・セレクタ、３，４，８．９
・・・・・・ＲＯＭ、５．１０・・・・・・加算器。 代理人の氏名　弁理士　粟野重孝　はか１名第２図 第 図 （Ａ） −Ｄ ｃｔＮべ′ コントローを信号べ ＣＢ） Ｉ＆１９−タＡ −働ｊ−９６

Claims (1)

1. 【特許請求の範囲】 それぞれｎビットの第１の画像データＡ及び第２の画像
   データＢと、ｍビットのコントロール信号αとから、 Ｃ＝Ａ×α＋Ｂ×（１−α）（０≦α≦１）で表わされ
   る中間画像データＣを算出するクロスフェード処理にお
   いて、 それぞれｌ（＝ｍ＋ｎ−ｋ）ビットのアドレスを有しＡ
   ×αの計算を行なう第１のＲＯＭ（読出し専用記憶素子
   ）及びＢ×（１−α）の計算を行なう第２のＲＯＭ、前
   記第１と第２のＲＯＭの出力を加算する加算器、前記コ
   ントロール信号αの値に応じて前記ｋビットを前記画像
   データＡとコントロール信号αから減じる第１のセレク
   タ及び前記画像データＢとコントロール信号αから減じ
   る第２のセレクタを備えた演算回路。