JPH04369623A - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
- Publication number
- JPH04369623A JPH04369623A JP3146428A JP14642891A JPH04369623A JP H04369623 A JPH04369623 A JP H04369623A JP 3146428 A JP3146428 A JP 3146428A JP 14642891 A JP14642891 A JP 14642891A JP H04369623 A JPH04369623 A JP H04369623A
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- JP
- Japan
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- substrate
- liquid crystal
- gate
- crystal display
- display device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、スイッチ素子として
薄膜トランジスタ（以下、ＴＦＴと略称）を用いたアク
ティブマトリクス型液晶表示装置に関する。
薄膜トランジスタ（以下、ＴＦＴと略称）を用いたアク
ティブマトリクス型液晶表示装置に関する。
【０００２】
【従来の技術】一般に、液晶表示装置はテレビジョン表
示やグラフィックディスプレイ等に用いられ、大容量で
高精細のアクティブマトリクス型液晶表示装置の開発、
実用化が盛んになっている。そして、この種の液晶表示
装置では、クロスト−クのない高コントラストの表示が
行なえるように、各画素の駆動・制御を行なう手段とし
て半導体スイッチが用いられている。
示やグラフィックディスプレイ等に用いられ、大容量で
高精細のアクティブマトリクス型液晶表示装置の開発、
実用化が盛んになっている。そして、この種の液晶表示
装置では、クロスト−クのない高コントラストの表示が
行なえるように、各画素の駆動・制御を行なう手段とし
て半導体スイッチが用いられている。
【０００３】この半導体スイッチとしては、透過型の表
示が可能で大面積化も容易なＴＦＴが多く用いられ、図
３はＴＦＴのアレイを用いた従来のアクティブマトリク
ス型液晶表示装置の断面図であり、図４のＩＩＩ−ＩＩ
Ｉ部に相当する断面を示しており、図４は図３における
第１の基板の一部の平面図である。
示が可能で大面積化も容易なＴＦＴが多く用いられ、図
３はＴＦＴのアレイを用いた従来のアクティブマトリク
ス型液晶表示装置の断面図であり、図４のＩＩＩ−ＩＩ
Ｉ部に相当する断面を示しており、図４は図３における
第１の基板の一部の平面図である。
【０００４】図中の符号１１は第１の基板であり、この
第１の基板１１は例えば透明ガラスからなる絶縁性基板
１２上にゲ−ト線１３、このゲ−ト線１３と一体のゲ−
ト電極１４が形成され、これらゲ−ト線１３、ゲ−ト電
極１４を覆うように絶縁膜１６が形成されている。更に
、この絶縁膜１６上の所定位置に、例えばアモルファス
・シリコンによる半導体層１７が形成されると共に、他
の所定位置に透明画素電極１８が形成されている。
第１の基板１１は例えば透明ガラスからなる絶縁性基板
１２上にゲ−ト線１３、このゲ−ト線１３と一体のゲ−
ト電極１４が形成され、これらゲ−ト線１３、ゲ−ト電
極１４を覆うように絶縁膜１６が形成されている。更に
、この絶縁膜１６上の所定位置に、例えばアモルファス
・シリコンによる半導体層１７が形成されると共に、他
の所定位置に透明画素電極１８が形成されている。
【０００５】又、絶縁膜１６上にゲ−ト線１３と交差す
る例えばアルミニウムからなるデ−タ線１９、このデ−
タ線１９と一体で半導体層１７上に位置するドレイン電
極２０、このドレイン電極２０と対向して半導体層１７
と透明画素電極１８とを接続する例えばアルミニウムか
らなるソ−ス電極２１が形成されている。
る例えばアルミニウムからなるデ−タ線１９、このデ−
タ線１９と一体で半導体層１７上に位置するドレイン電
極２０、このドレイン電極２０と対向して半導体層１７
と透明画素電極１８とを接続する例えばアルミニウムか
らなるソ−ス電極２１が形成されている。
【０００６】上記のように各素子を配置した絶縁性基板
１２上の所定の位置に、絶縁性の保護膜２２が形成され
、更にこの上面の全領域に液晶配向膜２３が形成されて
いる。 このようにして、第１の基板１１が形成され
ていると共に、この第１の基板１１にゲ−ト電極１４、
半導体層１７、ドレイン電極２０、ソ−ス電極２１から
なるＴＦＴ２４が形成されている。
１２上の所定の位置に、絶縁性の保護膜２２が形成され
、更にこの上面の全領域に液晶配向膜２３が形成されて
いる。 このようにして、第１の基板１１が形成され
ていると共に、この第１の基板１１にゲ−ト電極１４、
半導体層１７、ドレイン電極２０、ソ−ス電極２１から
なるＴＦＴ２４が形成されている。
【０００７】一方、第２の基板３１は、例えばガラスか
らなる絶縁性基板３２上に透明対向電極３３および液晶
配向膜３４が順次形成されている。そして、第１の基板
１１と第２の基板３１とは６μｍ程度の間隙を保って周
辺部が封着され、更にこの間隙内に液晶４１が封入挾持
されている。
らなる絶縁性基板３２上に透明対向電極３３および液晶
配向膜３４が順次形成されている。そして、第１の基板
１１と第２の基板３１とは６μｍ程度の間隙を保って周
辺部が封着され、更にこの間隙内に液晶４１が封入挾持
されている。
【０００８】図５は上記液晶表示装置の等価回路を示し
ている。即ち、互いに平行な複数本のゲ−ト線１３と、
これと直交して互いに平行な複数本のデ−タ線１９との
各交点にＴＦＴ２４が配置され、このＴＦＴ２４の各ゲ
−ト電極１４が行毎にゲ−ト線１３に接続されていると
共に、各ドレイン電極２０が列毎にデ−タ線１９に接続
され、且つ各ソ−ス電極２１が各透明画素電極１８に接
続され、この透明画素電極１８と透明対向電極３３との
間に液晶４１を挾持している。
ている。即ち、互いに平行な複数本のゲ−ト線１３と、
これと直交して互いに平行な複数本のデ−タ線１９との
各交点にＴＦＴ２４が配置され、このＴＦＴ２４の各ゲ
−ト電極１４が行毎にゲ−ト線１３に接続されていると
共に、各ドレイン電極２０が列毎にデ−タ線１９に接続
され、且つ各ソ−ス電極２１が各透明画素電極１８に接
続され、この透明画素電極１８と透明対向電極３３との
間に液晶４１を挾持している。
【０００９】動作時には、ゲ−ト線１３がアドレス信号
により順次走査駆動され、ＴＦＴ２４が行毎に順次導通
状態となる。一方、このゲ−ト線１３の走査と同期して
、デ−タ線１９には選択された数列に並列に画素信号が
供給される。これにより、信号電圧は行毎に順次透明画
素電極１８に導かれ、透明対向電極３３との間に挾持さ
れた液晶４１が励起され、画像信号となって画像表示が
なされる。
により順次走査駆動され、ＴＦＴ２４が行毎に順次導通
状態となる。一方、このゲ−ト線１３の走査と同期して
、デ−タ線１９には選択された数列に並列に画素信号が
供給される。これにより、信号電圧は行毎に順次透明画
素電極１８に導かれ、透明対向電極３３との間に挾持さ
れた液晶４１が励起され、画像信号となって画像表示が
なされる。
【００１０】
【発明が解決しようとする課題】上記のような従来のア
クティブマトリックス型液晶表示装置においては、保護
膜２２はＴＦＴ２４の電気的特性劣化を避けるため、成
膜温度を十分高くすることが出来ない。このため、保護
膜２２は必ずしも強固な膜になっていない。従って、製
造工程中に混入する異物や間隙を作るためのスペ−サが
保護膜２２を突き破ってデ−タ線１９に達する場合があ
る。この場合、混入した異物が導電性であれば、デ−タ
線１９と透明対向電極３３とが短絡し、表示としては線
欠陥となる。又、液晶４１がデ−タ線１９との間で化学
的反応又は電気化学的反応により劣化を起こし、局所的
な表示不良を生じることがある。
クティブマトリックス型液晶表示装置においては、保護
膜２２はＴＦＴ２４の電気的特性劣化を避けるため、成
膜温度を十分高くすることが出来ない。このため、保護
膜２２は必ずしも強固な膜になっていない。従って、製
造工程中に混入する異物や間隙を作るためのスペ−サが
保護膜２２を突き破ってデ−タ線１９に達する場合があ
る。この場合、混入した異物が導電性であれば、デ−タ
線１９と透明対向電極３３とが短絡し、表示としては線
欠陥となる。又、液晶４１がデ−タ線１９との間で化学
的反応又は電気化学的反応により劣化を起こし、局所的
な表示不良を生じることがある。
【００１１】この発明は、上記事情に鑑みなされたもの
で、製造工程を変更させることなく、容易に歩留まりが
向上する同時に表示品位の良好なアクティブマトリクス
型液晶表示装置を提供することを目的とする。
で、製造工程を変更させることなく、容易に歩留まりが
向上する同時に表示品位の良好なアクティブマトリクス
型液晶表示装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】この発明は、絶縁性基板
上に複数本のデ−タ線と複数本のゲ−ト線とが交差して
形成され、各交点に上記デ−タ線を兼ねたドレイン電極
と上記ゲ−ト線を兼ねたゲ−ト電極とを有する薄膜トラ
ンジスタが配置された第１の基板と、この第１の基板と
所定間隙で配設され対向電極が形成された第２の基板と
、上記第１の基板と上記第２の基板との間に挾持された
液晶と、を具備してなるアクティブマトリクス型液晶表
示装置において、
上に複数本のデ−タ線と複数本のゲ−ト線とが交差して
形成され、各交点に上記デ−タ線を兼ねたドレイン電極
と上記ゲ−ト線を兼ねたゲ−ト電極とを有する薄膜トラ
ンジスタが配置された第１の基板と、この第１の基板と
所定間隙で配設され対向電極が形成された第２の基板と
、上記第１の基板と上記第２の基板との間に挾持された
液晶と、を具備してなるアクティブマトリクス型液晶表
示装置において、
【００１３】上記ゲ−ト線およびデ−タ線が、両者の交
差部以外の部分において上記ゲ−ト電極又は上記ドレイ
ン電極のうち上記絶縁性基板に近いどちらか一方の電極
と同一層内に同一材料で形成されてなるアクティブマト
リクス型液晶表示装置である。
差部以外の部分において上記ゲ−ト電極又は上記ドレイ
ン電極のうち上記絶縁性基板に近いどちらか一方の電極
と同一層内に同一材料で形成されてなるアクティブマト
リクス型液晶表示装置である。
【００１４】
【作用】この発明によれば、ゲ−ト線およびデ−タ線を
両者の交差部以外の部分においてゲ−ト電極又はドレイ
ン電極のうち上記絶縁性基板に近いどちらか一方の電極
と同一層内に同一材料で形成しているので、十分に強固
なゲ−ト絶縁膜下に配線を閉じ込め、製造工程中に混入
する異物やスペ−サにより保護膜が突き破られることが
なくなる。この結果、製造工程を変更することなく、容
易に歩留まりを向上し、且つ表示品位の良好なアクティ
ブマトリクス型液晶表示装置が得られる。
両者の交差部以外の部分においてゲ−ト電極又はドレイ
ン電極のうち上記絶縁性基板に近いどちらか一方の電極
と同一層内に同一材料で形成しているので、十分に強固
なゲ−ト絶縁膜下に配線を閉じ込め、製造工程中に混入
する異物やスペ−サにより保護膜が突き破られることが
なくなる。この結果、製造工程を変更することなく、容
易に歩留まりを向上し、且つ表示品位の良好なアクティ
ブマトリクス型液晶表示装置が得られる。
【００１５】
【実施例】以下、図面を参照して、この発明の一実施例
を詳細に説明する。
を詳細に説明する。
【００１６】図１はこの発明のアクティブマトリクス型
液晶表示装置の断面図で、図２Ｉ−Ｉ部に相当する断面
を示しており、図２は図１における第１の基板の一部の
平面図である。
液晶表示装置の断面図で、図２Ｉ−Ｉ部に相当する断面
を示しており、図２は図１における第１の基板の一部の
平面図である。
【００１７】尚、この液晶表示装置は基本的には図３〜
図５に示した従来の液晶表示装置の構成と同一の構成を
備えており、対応する部分に同一符号を付し、製造工程
に従って説明することにする。
図５に示した従来の液晶表示装置の構成と同一の構成を
備えており、対応する部分に同一符号を付し、製造工程
に従って説明することにする。
【００１８】先ず、第１の基板１１は例えば透明ガラス
からなる絶縁性基板１２上にモリブデンをスパッタリン
グ法により厚さ１５０ｎｍに堆積した後、ゲ−ト線１３
、このゲ−ト線１３と一体のゲ−ト電極１４をパタ−ン
形成する。この際に、後の工程を経てデ−タ線となるデ
−タ線の一部分１９を同時に形成する。
からなる絶縁性基板１２上にモリブデンをスパッタリン
グ法により厚さ１５０ｎｍに堆積した後、ゲ−ト線１３
、このゲ−ト線１３と一体のゲ−ト電極１４をパタ−ン
形成する。この際に、後の工程を経てデ−タ線となるデ
−タ線の一部分１９を同時に形成する。
【００１９】次に、絶縁性基板１２上にゲ−ト線１３、
ゲ−ト電極１４を覆うように、例えば二酸化シリコンか
らなる絶縁膜１６をプラズマＣＶＤ法により厚さ３００
ｎｍに堆積する。更に、この絶縁膜１６上の所定位置に
、例えばアモルファス・シリコンをプラズマＣＶＤ法に
より厚さ３００ｎｍに堆積して半導体層１７をパタ−ン
形成する。次に、絶縁膜１６上の他の所定位置に、例え
ばＩＴＯをスパッタリング法により厚さ１５０ｎｍに堆
積して透明画素電極１８を形成する。次に、絶縁膜１６
上の所定位置に開口部２５を開け、デ−タ線１９の材料
表面を露出させる。
ゲ−ト電極１４を覆うように、例えば二酸化シリコンか
らなる絶縁膜１６をプラズマＣＶＤ法により厚さ３００
ｎｍに堆積する。更に、この絶縁膜１６上の所定位置に
、例えばアモルファス・シリコンをプラズマＣＶＤ法に
より厚さ３００ｎｍに堆積して半導体層１７をパタ−ン
形成する。次に、絶縁膜１６上の他の所定位置に、例え
ばＩＴＯをスパッタリング法により厚さ１５０ｎｍに堆
積して透明画素電極１８を形成する。次に、絶縁膜１６
上の所定位置に開口部２５を開け、デ−タ線１９の材料
表面を露出させる。
【００２０】更に、絶縁膜１６上にゲ−ト線１３と交差
する位置に例えばアルミニウムからなるデ−タ線１９を
開口部２５を介して接続し、且つ半導体層１７上の一方
側上に位置するドレイン電極２０、このドレイン電極２
０と対向して半導体層１７の他方側と透明画素電極１８
とを接続する例えばアルミニウムからなるソ−ス電極２
１を形成する。
する位置に例えばアルミニウムからなるデ−タ線１９を
開口部２５を介して接続し、且つ半導体層１７上の一方
側上に位置するドレイン電極２０、このドレイン電極２
０と対向して半導体層１７の他方側と透明画素電極１８
とを接続する例えばアルミニウムからなるソ−ス電極２
１を形成する。
【００２１】次に、上記のように各素子を配置した絶縁
性基板１２上の全面に二酸化シリコンからなる絶縁性の
保護膜２２を厚さ２００ｎｍ堆積した後に、透明画素電
極１８の所定位置の上面の二酸化シリコンを除去し、更
に、この上面の全領域にポリミイドからなる液晶配向膜
２３を塗布形成する。
性基板１２上の全面に二酸化シリコンからなる絶縁性の
保護膜２２を厚さ２００ｎｍ堆積した後に、透明画素電
極１８の所定位置の上面の二酸化シリコンを除去し、更
に、この上面の全領域にポリミイドからなる液晶配向膜
２３を塗布形成する。
【００２２】このようにして、第１の基板１１を形成す
ると共に、この第１の基板１１にゲ−ト電極１４、半導
体層１７、ドレイン電極２０、ソ−ス電極２１からなる
ＴＦＴ２４を形成する。
ると共に、この第１の基板１１にゲ−ト電極１４、半導
体層１７、ドレイン電極２０、ソ−ス電極２１からなる
ＴＦＴ２４を形成する。
【００２３】一方、第２の基板３１は、例えばガラスか
らなる絶縁性基板３２上に厚さ１００ｎｍのＩＴＯから
なる透明対向電極３３および液晶配向膜３４を順次形成
する。そして、第１の基板１１と第２の基板３１とを６
μｍ程度の間隙を保って周辺部を封着し、更にこの間隙
内に液晶４１を封入挾持する。
らなる絶縁性基板３２上に厚さ１００ｎｍのＩＴＯから
なる透明対向電極３３および液晶配向膜３４を順次形成
する。そして、第１の基板１１と第２の基板３１とを６
μｍ程度の間隙を保って周辺部を封着し、更にこの間隙
内に液晶４１を封入挾持する。
【００２４】そして、図５のように互いに平行な複数本
のゲ−ト線１３と、これと直交して互いに平行な複数本
のデ−タ線１９との各交点にＴＦＴ２４を配置し、この
ＴＦＴ２４の各ゲ−ト電極１４を行毎にゲ−ト線１３に
接続する共に、各ドレイン電極２０を列毎にデ−タ線１
９に接続し、且つ各ソ−ス電極２１を各透明画素電極１
８に接続する。
のゲ−ト線１３と、これと直交して互いに平行な複数本
のデ−タ線１９との各交点にＴＦＴ２４を配置し、この
ＴＦＴ２４の各ゲ−ト電極１４を行毎にゲ−ト線１３に
接続する共に、各ドレイン電極２０を列毎にデ−タ線１
９に接続し、且つ各ソ−ス電極２１を各透明画素電極１
８に接続する。
【００２５】上記のようにゲ−ト線１３と同一層内にデ
−タ線１９を同一材料で形成しているので、デ−タ線１
９上に絶縁膜１６を配することが出来る。この結果、製
造工程中に混入した異物やスペ−サが保護膜を突き破っ
てデ−タ線１９上に達することがなくなり、線欠陥の発
生要因、表示品位不良の発生要因を除くことが出来る。
−タ線１９を同一材料で形成しているので、デ−タ線１
９上に絶縁膜１６を配することが出来る。この結果、製
造工程中に混入した異物やスペ−サが保護膜を突き破っ
てデ−タ線１９上に達することがなくなり、線欠陥の発
生要因、表示品位不良の発生要因を除くことが出来る。
【００２６】
【発明の効果】この発明によれば、ゲ−ト線およびデ−
タ線を両者の交差部以外の部分においてゲ−ト電極又は
ドレイン電極のうち絶縁性基板に近いどちらか一方の電
極と同一層内に同一材料で形成しているので、十分に強
固なゲ−ト絶縁膜下に配線を閉じ込め、製造工程中に混
入する異物やスペ−サにより保護膜が突き破られること
がなくなる。この結果、製造工程を変更することなく、
容易に歩留まりを向上し、且つ表示品位の良好なアクテ
ィブマトリクス型液晶表示装置が得られる。
タ線を両者の交差部以外の部分においてゲ−ト電極又は
ドレイン電極のうち絶縁性基板に近いどちらか一方の電
極と同一層内に同一材料で形成しているので、十分に強
固なゲ−ト絶縁膜下に配線を閉じ込め、製造工程中に混
入する異物やスペ−サにより保護膜が突き破られること
がなくなる。この結果、製造工程を変更することなく、
容易に歩留まりを向上し、且つ表示品位の良好なアクテ
ィブマトリクス型液晶表示装置が得られる。
【図１】この発明の一実施例に係るアクティブマトリク
ス型液晶表示装置を示す図２Ｉ−Ｉ部の断面図。
ス型液晶表示装置を示す図２Ｉ−Ｉ部の断面図。
【図２】図１の一部を示す平面図。
【図３】従来のアクティブマトリクス型液晶表示装置を
示す図４ＩＩＩ−ＩＩＩ部の断面図。
示す図４ＩＩＩ−ＩＩＩ部の断面図。
【図４】図３の一部を示す平面図。
【図５】図３および図４の液晶表示装置の等価回路図。
１１…第１の基板、１３…ゲ−ト線、１４…ゲ−ト電極
、１７…半導体層、１８…透明画素電極、１９…デ−タ
線、２０…ドレイン電極、２１…ソ−ス電極、２４…Ｔ
ＦＴ、２５…開口部、３１…第２の基板、３３…透明対
向電極、４１…液晶。
、１７…半導体層、１８…透明画素電極、１９…デ−タ
線、２０…ドレイン電極、２１…ソ−ス電極、２４…Ｔ
ＦＴ、２５…開口部、３１…第２の基板、３３…透明対
向電極、４１…液晶。
Claims (1)
- 【請求項１】 絶縁性基板上に複数本のデ−タ線と複
数本のゲ−ト線とが交差して形成され、各交点に上記デ
−タ線を兼ねたドレイン電極と上記ゲ−ト線を兼ねたゲ
−ト電極とを有する薄膜トランジスタが配置された第１
の基板と、この第１の基板と所定間隙で配設され対向電
極が形成された第２の基板と、上記第１の基板と上記第
２の基板との間に挾持された液晶と、を具備してなるア
クティブマトリクス型液晶表示装置において、上記ゲ−
ト線およびデ−タ線が、両者の交差部以外の部分におい
て上記ゲ−ト電極又は上記ドレイン電極のうち上記絶縁
性基板に近いどちらか一方の電極と同一層内に同一材料
で形成されてなることを特徴とするアクティブマトリク
ス型液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3146428A JPH04369623A (ja) | 1991-06-19 | 1991-06-19 | アクティブマトリクス型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3146428A JPH04369623A (ja) | 1991-06-19 | 1991-06-19 | アクティブマトリクス型液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04369623A true JPH04369623A (ja) | 1992-12-22 |
Family
ID=15407454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3146428A Pending JPH04369623A (ja) | 1991-06-19 | 1991-06-19 | アクティブマトリクス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04369623A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001147651A (ja) * | 1999-09-08 | 2001-05-29 | Matsushita Electric Ind Co Ltd | 電気回路基板及びこれを用いたｔｆｔアレイ基板及び液晶表示装置 |
| JP2002122885A (ja) * | 2000-10-18 | 2002-04-26 | Nec Corp | 液晶表示装置 |
| JP2013080228A (ja) * | 2007-12-05 | 2013-05-02 | Semiconductor Energy Lab Co Ltd | 表示装置 |
-
1991
- 1991-06-19 JP JP3146428A patent/JPH04369623A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001147651A (ja) * | 1999-09-08 | 2001-05-29 | Matsushita Electric Ind Co Ltd | 電気回路基板及びこれを用いたｔｆｔアレイ基板及び液晶表示装置 |
| JP2002122885A (ja) * | 2000-10-18 | 2002-04-26 | Nec Corp | 液晶表示装置 |
| JP2013080228A (ja) * | 2007-12-05 | 2013-05-02 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US8878184B2 (en) | 2007-12-05 | 2014-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for manufacturing the same |
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