JPH044426A - 特定データ検出回路 - Google Patents
特定データ検出回路Info
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- JPH044426A JPH044426A JP10690390A JP10690390A JPH044426A JP H044426 A JPH044426 A JP H044426A JP 10690390 A JP10690390 A JP 10690390A JP 10690390 A JP10690390 A JP 10690390A JP H044426 A JPH044426 A JP H044426A
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- mask
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は特定データ検出回路に関し、最大値あるいは最
小値の検出に用いられる。
小値の検出に用いられる。
従来の最大値検出回路は、例えば第９図のように構成さ
れている。レジスタ９１１−ｖ９１□は比較すべきｎ個
のデータ（比較対象データ）を格納する。まず、レジス
タアドレス発生部９２からレジスタアドレスが出力され
、デコーダ９３からイネーブル信号ＥＮ１か出力されて
レジスタ９１、の内容がバス９４に出力される。すると
、あらかじめ内容がクリアされているラッチ回路９５の
内容と、バス９４の内容（レジスタ９１１の内容）がコ
ンパレータ９６で比較され、バス９４のデータがラッチ
回路９５のデータより大きいか又は等しい場合に、バス
９４のデータが最大値データとしてラッチ回路９５に格
納される。同時に、レジスタアドレス発生部９２の内容
が最大値レジスタ番号（９１□）としてラッチ回路０７
に格納される。
れている。レジスタ９１１−ｖ９１□は比較すべきｎ個
のデータ（比較対象データ）を格納する。まず、レジス
タアドレス発生部９２からレジスタアドレスが出力され
、デコーダ９３からイネーブル信号ＥＮ１か出力されて
レジスタ９１、の内容がバス９４に出力される。すると
、あらかじめ内容がクリアされているラッチ回路９５の
内容と、バス９４の内容（レジスタ９１１の内容）がコ
ンパレータ９６で比較され、バス９４のデータがラッチ
回路９５のデータより大きいか又は等しい場合に、バス
９４のデータが最大値データとしてラッチ回路９５に格
納される。同時に、レジスタアドレス発生部９２の内容
が最大値レジスタ番号（９１□）としてラッチ回路０７
に格納される。
上記の操作は、イネーブル信号をＥＮ、。
ＥＮ、ＥＮ、・・・、 ＥＮ と順次切りかえるこ
２ ３ ｎ とにより、レジスタ９１ ．９１２，９１３．・・・。
２ ３ ｎ とにより、レジスタ９１ ．９１２，９１３．・・・。
■
９］ の内容について同様に繰り返される。これにより
、最終的にはｎ個の比較対象データ中の最大値データが
ラッチ回路９５に、そのレジスタ番号（最大値レジスタ
番号）がラッチ回路９７に格納される。
、最終的にはｎ個の比較対象データ中の最大値データが
ラッチ回路９５に、そのレジスタ番号（最大値レジスタ
番号）がラッチ回路９７に格納される。
しかしながら、上記従来装置では比較対象データを逐次
的に処理しているため、最低でもレジスタの数だけの比
較動作が必要であり、処理の高速化が困難になる。また
、各レジスタのｆｌｌ力を伝送するバスが各レジスタご
とに必要なため、パスラインが長くなっていた。そして
、プリント基板上の配線が多くなり、ＬＳＩ内部の配線
面積も大きくなる欠点があった。
的に処理しているため、最低でもレジスタの数だけの比
較動作が必要であり、処理の高速化が困難になる。また
、各レジスタのｆｌｌ力を伝送するバスが各レジスタご
とに必要なため、パスラインが長くなっていた。そして
、プリント基板上の配線が多くなり、ＬＳＩ内部の配線
面積も大きくなる欠点があった。
本発明は、かかる従来技術の欠点を解決した最大値、最
小値検出用の特定データ検出回路を提供することを目的
とする。
小値検出用の特定データ検出回路を提供することを目的
とする。
本発明に係る特定データ検出回路は、比較すべき複数の
データ中の最大値または最小値のデータを特定データと
して検出する特定データ検出回路において、複数のデー
タをそれぞれ格納する複数の格納要素を有し、これら複
数のデータをビットデータ単位で出力する格納手段と、
複数のデータ入力端子にそれぞれビットデータを入力し
、いずれかのビットデータが有効であるときは、当該ビ
ットデータがいずれのデータ入力端子に入力されたもの
であるかを示すアドレスデータを出力すると共に、マス
ク制御用出力信号を有効として出力するエンコーダと、
複数の格納要素と複数のデータ入力端子の間に接続され
たマスク要素を有し、マスク制御用出力信号が有効であ
って格納要素からのビットデータか有効でないときに当
該格納要素に対応するマスク要素を以降はデータ通過不
許可状態とするマスク手段とを備えることを特徴とする
。
データ中の最大値または最小値のデータを特定データと
して検出する特定データ検出回路において、複数のデー
タをそれぞれ格納する複数の格納要素を有し、これら複
数のデータをビットデータ単位で出力する格納手段と、
複数のデータ入力端子にそれぞれビットデータを入力し
、いずれかのビットデータが有効であるときは、当該ビ
ットデータがいずれのデータ入力端子に入力されたもの
であるかを示すアドレスデータを出力すると共に、マス
ク制御用出力信号を有効として出力するエンコーダと、
複数の格納要素と複数のデータ入力端子の間に接続され
たマスク要素を有し、マスク制御用出力信号が有効であ
って格納要素からのビットデータか有効でないときに当
該格納要素に対応するマスク要素を以降はデータ通過不
許可状態とするマスク手段とを備えることを特徴とする
。
＝ ４ −
〔作用〕
本発明によれば、比較すべきデータはビットデータ単位
で一斉に比較されるので、データ数が増大しても比較動
作の回数は同一である。また、ビットデータ単位で比較
するので、比較すべきデータごとにバスを設ける必要も
なくなる。
で一斉に比較されるので、データ数が増大しても比較動
作の回数は同一である。また、ビットデータ単位で比較
するので、比較すべきデータごとにバスを設ける必要も
なくなる。
以下、添付図面を参照して本発明の詳細な説明する。
第１図は第１実施例に係る最大値検出回路の構成図であ
る。この実施例は、８ビツトの８個の比較対象データか
ら最大値データとその最大値レジスタ番号を検出する構
成となっている。比較対象データは８個のレジスタＲＧ
’ −ＲＧ ７よりなる比較対象データ格納部１に格
納され、その出力は８個のマスク回路ＭＫ −ＭＫ７
よりなるマスク部２を介してプライオリティ・エンコー
ダ３に与えられる。そして、プライオリティ・エンコー
ダ３の３ステート出力（アドレスデータ出力）ＡＯ〜Ａ
２はラッチ回路４に与えられる。さらに、プライオリテ
ィ・エンコーダ３の出力（グループシグナル）ＧＳは最
大値データＭＤとして最大値レジスタＲＧ８に与えられ
ると共に、マスク制御信号ＭＣとしてマスク部２の各マ
スク回路ＭＫｏ〜ＭＫ７に与えられる。なお、最大値レ
ジスタＲＧ８を設けずに、レジスタＲＧｏを代用しても
よい。
る。この実施例は、８ビツトの８個の比較対象データか
ら最大値データとその最大値レジスタ番号を検出する構
成となっている。比較対象データは８個のレジスタＲＧ
’ −ＲＧ ７よりなる比較対象データ格納部１に格
納され、その出力は８個のマスク回路ＭＫ −ＭＫ７
よりなるマスク部２を介してプライオリティ・エンコー
ダ３に与えられる。そして、プライオリティ・エンコー
ダ３の３ステート出力（アドレスデータ出力）ＡＯ〜Ａ
２はラッチ回路４に与えられる。さらに、プライオリテ
ィ・エンコーダ３の出力（グループシグナル）ＧＳは最
大値データＭＤとして最大値レジスタＲＧ８に与えられ
ると共に、マスク制御信号ＭＣとしてマスク部２の各マ
スク回路ＭＫｏ〜ＭＫ７に与えられる。なお、最大値レ
ジスタＲＧ８を設けずに、レジスタＲＧｏを代用しても
よい。
上記第１実施例に係る最大値検出回路の基本的動作は、
次のようになる。
次のようになる。
まず、比較対象データ格納部１はＭＳＢから順にＬＳＢ
まで、ビットデータをレジスタＲＧｏ〜ＲＧ ７から一
斉に出力し、これがマスク部２の各ＭＫ −ＭＫ７に
入力される。このとき、マスク制御信号ＭＣは初期値（
インアクティブ）になっているので、比較対象データの
ビットデータはそのままプライオリティ・エンコーダ３
のデータ入力（０〜７）の端子に入力される。ここで、
プライオリティ・エンコーダ３はデータ人力（θ〜７）
の中に“１”のビットがあるとマスク制御信号ＭＣをア
クティブとし、“１”がないときはマスク制御信号ＭＣ
をインアクティブとするが、この場合には図示のように
ＭＳＢが全て“０“なので、マスク制御信号ＭＣはイン
アクティブとなっている。
まで、ビットデータをレジスタＲＧｏ〜ＲＧ ７から一
斉に出力し、これがマスク部２の各ＭＫ −ＭＫ７に
入力される。このとき、マスク制御信号ＭＣは初期値（
インアクティブ）になっているので、比較対象データの
ビットデータはそのままプライオリティ・エンコーダ３
のデータ入力（０〜７）の端子に入力される。ここで、
プライオリティ・エンコーダ３はデータ人力（θ〜７）
の中に“１”のビットがあるとマスク制御信号ＭＣをア
クティブとし、“１”がないときはマスク制御信号ＭＣ
をインアクティブとするが、この場合には図示のように
ＭＳＢが全て“０“なので、マスク制御信号ＭＣはイン
アクティブとなっている。
上記のようにしてＭＳＢの比較がされると、２ビット目
のデータが比較効象データ格納部１からマスク部２に送
られる。このとき、マスク制御信号ＭＣはインアクティ
ブなので、そのままプライオリティ・エンコーダ３に入
力される。このビットデータは、レジスタＲＧ 、Ｒ
Ｇ 、ＱＧ７のものついては“１“となっているので
、グループシグナル出力ＧＳが反転してマスク制御信号
ＭＣはアクティブになる。すると、“ＯＮのビットデー
タが入力されているマスク回路Ｍ Ｋは、その次のクロ
ックでオフ状態となり、以降はビットデータを通過させ
ない。すなわち、この２ビツト目の比較動作により、マ
スク回路Ｍ Ｋ 、 Ｍ Ｋｔ ２ＭＫ 、ＭＫ
、ＭＫ６がオフに固定される。同時に、２ビツト目の
最大値データが最大値レジスタＲＧ８に格納され、最大
値レジスタ番号がラッチ回路４にラッチされる。
のデータが比較効象データ格納部１からマスク部２に送
られる。このとき、マスク制御信号ＭＣはインアクティ
ブなので、そのままプライオリティ・エンコーダ３に入
力される。このビットデータは、レジスタＲＧ 、Ｒ
Ｇ 、ＱＧ７のものついては“１“となっているので
、グループシグナル出力ＧＳが反転してマスク制御信号
ＭＣはアクティブになる。すると、“ＯＮのビットデー
タが入力されているマスク回路Ｍ Ｋは、その次のクロ
ックでオフ状態となり、以降はビットデータを通過させ
ない。すなわち、この２ビツト目の比較動作により、マ
スク回路Ｍ Ｋ 、 Ｍ Ｋｔ ２ＭＫ 、ＭＫ
、ＭＫ６がオフに固定される。同時に、２ビツト目の
最大値データが最大値レジスタＲＧ８に格納され、最大
値レジスタ番号がラッチ回路４にラッチされる。
次に、３ビツト目のビットデータが比較対象データ格納
部１から読み出され、マスク部２に与えられるが、レジ
スタＲＧ５の３ビツト目は“１″なのでマスク制御信号
ＭＣはアクティブになり、次のクロックで“ＯＮのビッ
トデータが人力されているマスク回路ＭＫ、ＭＫ７がオ
フに固定される。４ビツト目の比較では、マスク回路Ｍ
Ｋ５のみが許可状態となっているので、“Ｏ“がマスク
回路ＭＫ５を介してプライオリティ争エンコーダ３のデ
ータ人力５に与えられる。そして、この５ビツト目のレ
ジスタＲＧ ５のデータが最大値データとして最大値レ
ジスタＲＧ８にラッチされ、かつレジスタＲＧ５が最大
値レジスタ番号としてラッチ回路４にラッチされる。
部１から読み出され、マスク部２に与えられるが、レジ
スタＲＧ５の３ビツト目は“１″なのでマスク制御信号
ＭＣはアクティブになり、次のクロックで“ＯＮのビッ
トデータが人力されているマスク回路ＭＫ、ＭＫ７がオ
フに固定される。４ビツト目の比較では、マスク回路Ｍ
Ｋ５のみが許可状態となっているので、“Ｏ“がマスク
回路ＭＫ５を介してプライオリティ争エンコーダ３のデ
ータ人力５に与えられる。そして、この５ビツト目のレ
ジスタＲＧ ５のデータが最大値データとして最大値レ
ジスタＲＧ８にラッチされ、かつレジスタＲＧ５が最大
値レジスタ番号としてラッチ回路４にラッチされる。
以下、同様の動作を繰り返し、８ビツト全ての比較が終
ると、最大値データとしてレジスタＲＧ ５の内容であ
る。
ると、最大値データとしてレジスタＲＧ ５の内容であ
る。
“００１００１１０”
が最大値レジスタＲＧＰ、に格納され、その最大値一
８ − レジスタ番号がラッチ回路４に格納されていることにな
る。
８ − レジスタ番号がラッチ回路４に格納されていることにな
る。
第２図は第２実施例に係る特定データ検出回路の構成を
示している。これが第１実施例と異なる点は、比較対象
データ格納部１のＬＳＢの次に、１ビツトの付加ビット
が設けられ、かつ全てに“１″か格納されている点と、
ラッチ回路４が設けられていない点である。この実施例
によれば、２ビツト目の比較の結果としてマスク回路Ｍ
Ｋ３゜ＭＫ、ＭＫ７のみが許可状態で残り、３ビット目
の比較の結果としてマスク回路ＭＫ５のみが許可状態と
なり、これか８ビツト目の比較まで続く。
示している。これが第１実施例と異なる点は、比較対象
データ格納部１のＬＳＢの次に、１ビツトの付加ビット
が設けられ、かつ全てに“１″か格納されている点と、
ラッチ回路４が設けられていない点である。この実施例
によれば、２ビツト目の比較の結果としてマスク回路Ｍ
Ｋ３゜ＭＫ、ＭＫ７のみが許可状態で残り、３ビット目
の比較の結果としてマスク回路ＭＫ５のみが許可状態と
なり、これか８ビツト目の比較まで続く。
そして、最後に９ビツト目が必ず“１”として出力され
るので、最後まで許可状態で残ったマスク回路ＭＫ５の
出力によるレジスタ番号がプライオリティ・エンコーダ
３の出力端子ＡＯ〜Ａ２から出力され、従ってラッチは
不要となる。なお、最大値データは最大値レジスタＲＧ
８に格納される。
るので、最後まで許可状態で残ったマスク回路ＭＫ５の
出力によるレジスタ番号がプライオリティ・エンコーダ
３の出力端子ＡＯ〜Ａ２から出力され、従ってラッチは
不要となる。なお、最大値データは最大値レジスタＲＧ
８に格納される。
次に、第３実施例に係る最大値検出回路を、第３図ない
し第６図を参照してより具体的に説明す−１０＝ る。
し第６図を参照してより具体的に説明す−１０＝ る。
第３図はその構成図である。図示の通り、比較対象デー
タ格納部１ はレジスタＲＧｏ−ＲＧ７、比較対象デー
タ格納部１２はレジスタＲＧ８〜ＲＧ 、比較対象デ
ータ格納部１３はレジスタＲＧ −ＲＧ２３、比較対象
データ格納部］４はレジスタＲＧ２４〜ＲＧ３□を有し
、これらの出力はそれぞれマスク部２１〜２４に内蔵さ
れたマスク回路ＭＫｏ−ＭＫ３１に与えられる。マスク
部２１〜２４の出力はプライオリティ・エンコーダ３１
〜３４に与えられ、これらの出力は次のプライオリティ
・エンコーダ３５に入力される。なお、比較対象データ
格納部１□〜１４とマスク部２□〜２４にはクロック信
号が与えられ、マスク部２□〜２４にはマスクリセット
信号がＪ″ｉえられるようになっている。また、レジス
タＲＧ３１を最大値レジスタとして用いるようにしてい
る。
タ格納部１ はレジスタＲＧｏ−ＲＧ７、比較対象デー
タ格納部１２はレジスタＲＧ８〜ＲＧ 、比較対象デ
ータ格納部１３はレジスタＲＧ −ＲＧ２３、比較対象
データ格納部］４はレジスタＲＧ２４〜ＲＧ３□を有し
、これらの出力はそれぞれマスク部２１〜２４に内蔵さ
れたマスク回路ＭＫｏ−ＭＫ３１に与えられる。マスク
部２１〜２４の出力はプライオリティ・エンコーダ３１
〜３４に与えられ、これらの出力は次のプライオリティ
・エンコーダ３５に入力される。なお、比較対象データ
格納部１□〜１４とマスク部２□〜２４にはクロック信
号が与えられ、マスク部２□〜２４にはマスクリセット
信号がＪ″ｉえられるようになっている。また、レジス
タＲＧ３１を最大値レジスタとして用いるようにしてい
る。
次に、第３図の各要素を詳しく説明する。
まず、比較対象データ格納部１１〜１４はそれぞれ８ビ
ツトのレジスタＲＧｏ−ＲＧ３１で構成され、ＭＳＢが
先詰めされるようになっている。そして、各ビットデー
タはクロック信号に同期して、−斉に出力されるように
なっている。なお、レジスタＲＧ３、は検出された最大
値データを格納するために用いられているので、３２個
の比較対象データからの最大値検出を終了した後の次の
新しい比較対象データは、それ以外のレジスタＲＧｏ〜
ＲＧ ３ｏに格納される。
ツトのレジスタＲＧｏ−ＲＧ３１で構成され、ＭＳＢが
先詰めされるようになっている。そして、各ビットデー
タはクロック信号に同期して、−斉に出力されるように
なっている。なお、レジスタＲＧ３、は検出された最大
値データを格納するために用いられているので、３２個
の比較対象データからの最大値検出を終了した後の次の
新しい比較対象データは、それ以外のレジスタＲＧｏ〜
ＲＧ ３ｏに格納される。
マスク回路ＭＫｏ−Ｍ、に３１は第４図のように構成さ
れる。レジスタＲＧの出力はＡＮＤゲート４１とＮ’
Ａ Ｎ Ｄゲート４２に与えられ、プライオリティ・エ
ンコーダ３からの最大値データはＡＮＤゲート４３に反
転入力される。ＡＮＤゲート４１とＡＮＤゲート４３の
出力はＯＲゲート４４に与えられ、ＯＲゲート４４の出
力はＤフリップフロップ４５のＤ端子に入力される。こ
こで、Ｄフリップフロップ４５はクロック信号に同期し
て動作し、マスクリセット信号でセットされる。Ｄフリ
ップフロップ４５の出力はＮＡＮＤゲート４２に与えら
れ、このＮＡＮＤゲート４２の出力がマスク出力データ
として、プライオリティ・エンコーダ３に入力される。
れる。レジスタＲＧの出力はＡＮＤゲート４１とＮ’
Ａ Ｎ Ｄゲート４２に与えられ、プライオリティ・エ
ンコーダ３からの最大値データはＡＮＤゲート４３に反
転入力される。ＡＮＤゲート４１とＡＮＤゲート４３の
出力はＯＲゲート４４に与えられ、ＯＲゲート４４の出
力はＤフリップフロップ４５のＤ端子に入力される。こ
こで、Ｄフリップフロップ４５はクロック信号に同期し
て動作し、マスクリセット信号でセットされる。Ｄフリ
ップフロップ４５の出力はＮＡＮＤゲート４２に与えら
れ、このＮＡＮＤゲート４２の出力がマスク出力データ
として、プライオリティ・エンコーダ３に入力される。
この回路によれば、レジスタＲＧ出力が“０“で最大値
データが“１”のとき（マスク制御信号がアクティブの
とき）のみ、次のクロック信号でマスクを実行して以降
はレジスタＲＧ出力を通さなくなる。そして、いったん
マスクを実行すると、マスクリセット信号が“１″とな
るまでデータの通過を許可しない。
データが“１”のとき（マスク制御信号がアクティブの
とき）のみ、次のクロック信号でマスクを実行して以降
はレジスタＲＧ出力を通さなくなる。そして、いったん
マスクを実行すると、マスクリセット信号が“１″とな
るまでデータの通過を許可しない。
プライオリティ・エンコーダ３は第５図のように構成さ
れる。イネーブル人力Ｅｌとイネーブル出力ＥＯをもち
、アドレスデータｌ：１１力ＡＯ，ＡＩ。
れる。イネーブル人力Ｅｌとイネーブル出力ＥＯをもち
、アドレスデータｌ：１１力ＡＯ，ＡＩ。
Ａ２はスリーステート出力のため、外部回路を用いない
でカスケード接続して人力数６４ラインまで容易に拡張
できる。イネーブル人力ＥＩを“Ｈ″にするとアドレス
データ出力ＡＯ，ＡＩ、Ａ２は高インピーダンス状態（
オフ状態）になり、イネーブル出力ＥＯとグループシグ
ナル出力ＧＳは“Ｈ”になる。データ入力（０〜７）が
すべて“Ｈ”でＥｌ−“Ｌ″の時、Ｅ〇−“Ｌ”となる
。
でカスケード接続して人力数６４ラインまで容易に拡張
できる。イネーブル人力ＥＩを“Ｈ″にするとアドレス
データ出力ＡＯ，ＡＩ、Ａ２は高インピーダンス状態（
オフ状態）になり、イネーブル出力ＥＯとグループシグ
ナル出力ＧＳは“Ｈ”になる。データ入力（０〜７）が
すべて“Ｈ”でＥｌ−“Ｌ″の時、Ｅ〇−“Ｌ”となる
。
また、グループシグナル出力ＧＳをもち、ＧＳ−“Ｌ”
ならばデータ入力（０〜７）のいずれかに入力があるこ
とを示す。イネーブル人力ＥＩ＝“Ｌ”の時、イネーブ
ル出力ＥＯとグループ出力ＧＳの論理レベルは反対にな
る。グループシグナル出力ＧＳは割込み発生回路での出
力コードのラッチやＣＰＵへのリクエスト信号等に使用
できる。
ならばデータ入力（０〜７）のいずれかに入力があるこ
とを示す。イネーブル人力ＥＩ＝“Ｌ”の時、イネーブ
ル出力ＥＯとグループ出力ＧＳの論理レベルは反対にな
る。グループシグナル出力ＧＳは割込み発生回路での出
力コードのラッチやＣＰＵへのリクエスト信号等に使用
できる。
以上の機能をまとめると、第６図に示すようになる。
次に、第３図ないし第６図に示す実施例の全体動作を説
明する。
明する。
まず、検出動作の開始にあたってマスクリセット信号が
アクティブになり、全てのマスク回路ＭＫ −ＭＫ３
、がデータ通過許可状態とされる。次に、全てのレジス
タＲＧ −ＲＧ３□の比較対象デ〇 一タのＭＳＢがクロック信号に同期して一斉に読み出さ
れ、マスク回路ＭＫ −ＭＫ３１からプライオリティ・
エンコーダ３１〜３４に与えられる。
アクティブになり、全てのマスク回路ＭＫ −ＭＫ３
、がデータ通過許可状態とされる。次に、全てのレジス
タＲＧ −ＲＧ３□の比較対象デ〇 一タのＭＳＢがクロック信号に同期して一斉に読み出さ
れ、マスク回路ＭＫ −ＭＫ３１からプライオリティ・
エンコーダ３１〜３４に与えられる。
このとき、全てのレジスタＲＧ出力が“０”のときは、
次のクロックでもマスク回路ＭＫｏ−ＭＫ３□は許可状
態のままになり、次のビットデータすなわちレジスタＲ
Ｇｏ−ＲＧ３Ｉの２ピツｈ ｌ”ｌの入力を待つ。そし
て、この場合にはＭＳＢ−“０”の最大値データがレジ
スタＲＧ３１に格納される。
次のクロックでもマスク回路ＭＫｏ−ＭＫ３□は許可状
態のままになり、次のビットデータすなわちレジスタＲ
Ｇｏ−ＲＧ３Ｉの２ピツｈ ｌ”ｌの入力を待つ。そし
て、この場合にはＭＳＢ−“０”の最大値データがレジ
スタＲＧ３１に格納される。
これに対し、例えばレジスタＲＧ、ＲＧ のＭＳＢの
みが“１”であるときには、マスク制御信号ＭＣは“１
”となって次のクロック信号でマスク回路ＭＫ、ＭＫ２
ｏ以外のマスク回路ＭＫは全てオフ状態となり、以後は
データ通過不ム′１可状態のままになる。そして、この
場合にはＭＳＢ＝“１”の最大値データがレジスタＲＧ
３１に格納される。さらに、レジスタＲＧ ＲＧ２ｏ
に対応す１０″ るプライオリティ・エンコーダ３．３ のグル一プシグ
ナル出力ＧＳか“１″となってプライオリティ・エンコ
ーダ３５に与えられ、かつそのプライオリティ・エンコ
ーダ３５のアドレスデータ出力ＡＯ〜Ａ２がラッチ回路
４に与えられる構成となっているが、レジスタ番号の大
きい方が優先度が高い場合には、プライオリティ・エン
コーダ３〜３４の間でのイネーブル信号の授受により、
ル ジスタＲＧ２ｏに対応するアドレスデータのみがＭＳＢ
の最大値レジスタ番号としラッチ回路４に格納される。
みが“１”であるときには、マスク制御信号ＭＣは“１
”となって次のクロック信号でマスク回路ＭＫ、ＭＫ２
ｏ以外のマスク回路ＭＫは全てオフ状態となり、以後は
データ通過不ム′１可状態のままになる。そして、この
場合にはＭＳＢ＝“１”の最大値データがレジスタＲＧ
３１に格納される。さらに、レジスタＲＧ ＲＧ２ｏ
に対応す１０″ るプライオリティ・エンコーダ３．３ のグル一プシグ
ナル出力ＧＳか“１″となってプライオリティ・エンコ
ーダ３５に与えられ、かつそのプライオリティ・エンコ
ーダ３５のアドレスデータ出力ＡＯ〜Ａ２がラッチ回路
４に与えられる構成となっているが、レジスタ番号の大
きい方が優先度が高い場合には、プライオリティ・エン
コーダ３〜３４の間でのイネーブル信号の授受により、
ル ジスタＲＧ２ｏに対応するアドレスデータのみがＭＳＢ
の最大値レジスタ番号としラッチ回路４に格納される。
次に、ＭＳＢの次のビットデータがレジスタＲＧ −
ＲＧ３１から出力されるが、マスク回路ＭＫ ＭＫ
以外はマスク状態となっているので、１０’
２０ レジスタＲＧ ＲＧ の２ビット目のみがプラｌ
Ｏ° ２０ イオリテ′イ・エンコーダ３．３ に与えられる。
ＲＧ３１から出力されるが、マスク回路ＭＫ ＭＫ
以外はマスク状態となっているので、１０’
２０ レジスタＲＧ ＲＧ の２ビット目のみがプラｌ
Ｏ° ２０ イオリテ′イ・エンコーダ３．３ に与えられる。
ここで、レジスタＲＧ ２０のみが“１″であるときは
、次のクロックでマスク回路ＭＫ１ｏはマスク状態とさ
れ、以降はレジスタＲＧ、のデータのみが処理され、こ
れは最大値データとしてレジスタＲＧ３□に格納される
。そして、そのアドレスデータは最大値レジスタ番号と
してラッチ回路４に格納される。レジスタＲＧ１ｏのが
“１“であるときは逆になり、レジスタＲＧ、 ｔ ｏ
の内容か最大値データとしてレジスタＲＧ ｓ ｔに、
アドレスデータは最大値レジスタ番号としてラッチ回路
４に格納される。
、次のクロックでマスク回路ＭＫ１ｏはマスク状態とさ
れ、以降はレジスタＲＧ、のデータのみが処理され、こ
れは最大値データとしてレジスタＲＧ３□に格納される
。そして、そのアドレスデータは最大値レジスタ番号と
してラッチ回路４に格納される。レジスタＲＧ１ｏのが
“１“であるときは逆になり、レジスタＲＧ、 ｔ ｏ
の内容か最大値データとしてレジスタＲＧ ｓ ｔに、
アドレスデータは最大値レジスタ番号としてラッチ回路
４に格納される。
以上のようにして、比較対象データのデータビットの数
だけ繰り返し動作することにより、最大値を検出するこ
とが可能になる。
だけ繰り返し動作することにより、最大値を検出するこ
とが可能になる。
第７図は比較対象データ格納部１として用い得る回路の
別の例で、シフトレジスタとカウンタの機能を併有した
回路と、マスク回路を組み合せたものである。すなわち
、選択イに号かＨ″／のときはカウンタとして機能し、
カウント用データ人力すなわち４種類のパルスをカウン
トする。そして、選択信号が“Ｌ″になるとシフトレジ
スタに切り替わり、ＭＳＢから順にビットデータを出力
する。
別の例で、シフトレジスタとカウンタの機能を併有した
回路と、マスク回路を組み合せたものである。すなわち
、選択イに号かＨ″／のときはカウンタとして機能し、
カウント用データ人力すなわち４種類のパルスをカウン
トする。そして、選択信号が“Ｌ″になるとシフトレジ
スタに切り替わり、ＭＳＢから順にビットデータを出力
する。
この場合、動作の切り換え後は自動的にシフトレジスタ
に“１″がダミーデータとして人力されることになるの
で、１クロック分だけ余分に動作させることで、第２図
の回路と同様にラッチ回路４を設けせずに最大値レジス
タ番号が得られる。
に“１″がダミーデータとして人力されることになるの
で、１クロック分だけ余分に動作させることで、第２図
の回路と同様にラッチ回路４を設けせずに最大値レジス
タ番号が得られる。
第８図は具体的な応用例を示している。図示のように、
複数個の光電子増倍管（ホトマル）で光子を検出し、こ
れをカウントする。カウント後はこれを読み出し、マス
ク回路からプライオリティ・エンコーダ３に与えらて前
述の動作を行なう。
複数個の光電子増倍管（ホトマル）で光子を検出し、こ
れをカウントする。カウント後はこれを読み出し、マス
ク回路からプライオリティ・エンコーダ３に与えらて前
述の動作を行なう。
これにより、どのホトマルに最も多く光子が入射された
かをラッチ回路のアドレスデータで知ることができ、そ
の光子数は最大値レジスタの内容で知ることができる。
かをラッチ回路のアドレスデータで知ることができ、そ
の光子数は最大値レジスタの内容で知ることができる。
以上、説明した各実施例は、最大値検出回路に関するも
のであるが、同様の方式で最小値検出回路を構成するこ
とができる。この場合には、例えば比較対象データ格納
部１を構成するレジスタＲＧへの比較対象データの入力
を、インバータを介して行なえばよい。また、レジスタ
ＲＧとマスク回路ＭＫの間にインバータを介在させても
よい。
のであるが、同様の方式で最小値検出回路を構成するこ
とができる。この場合には、例えば比較対象データ格納
部１を構成するレジスタＲＧへの比較対象データの入力
を、インバータを介して行なえばよい。また、レジスタ
ＲＧとマスク回路ＭＫの間にインバータを介在させても
よい。
さらに、レジスタＲＧとマスク回路Ｍ Ｋの間にＥＸ−
ＯＲゲートを介在させれば、このＥＸ−ＯＲゲートに切
換信号を入力することで、同一の回路を最大値検出回路
と最小値検出回路の間で切り換えることができる。
ＯＲゲートを介在させれば、このＥＸ−ＯＲゲートに切
換信号を入力することで、同一の回路を最大値検出回路
と最小値検出回路の間で切り換えることができる。
以上、詳細に説明した通り本発明では、比較すべきデー
タはビットデータ単位で一斉に比較されるので、データ
数が増大しても比較動作の回数は同一である。また、ビ
ット単位で比較するので、比較すべきデータごとにバス
を設ける必要もなくなる。このため、動作の高速化と、
回路の簡単および小型を同時に実現できる。
タはビットデータ単位で一斉に比較されるので、データ
数が増大しても比較動作の回数は同一である。また、ビ
ット単位で比較するので、比較すべきデータごとにバス
を設ける必要もなくなる。このため、動作の高速化と、
回路の簡単および小型を同時に実現できる。
第１図は本発明の第１実施例に係る最大値検出回路の構
成図、第２図は本発明の第２実施例に係る最大値検出回
路の構成図、第３図は本発明の第３実施例に係る最大値
検出回路のもη成因、第４図はマスク回路の具体的構成
を示す図、第５図はプライオリティ・エンコーダの具体
的構成を示す図、第６図はプライオリティ・エンコーダ
の機能説明図、第７図はカウンタ／シフトレジスタとマ
スク回路を組み合せた回路の構成図、第８図は応用例を
示す図、第９図は従来の最大値検出回路の構成図である
。 １・・・比較対象データ格納部、ＲＧ・・・レジスタ、
２・・・マスク部、ＭＫ・・・マスク回路、３・・・プ
ライオリティ・エンコーダ、４・・・ラッチ回路。 代理人弁理士 長谷用 芳 樹罵２： 東旋グ１の罪し入 第２図
成図、第２図は本発明の第２実施例に係る最大値検出回
路の構成図、第３図は本発明の第３実施例に係る最大値
検出回路のもη成因、第４図はマスク回路の具体的構成
を示す図、第５図はプライオリティ・エンコーダの具体
的構成を示す図、第６図はプライオリティ・エンコーダ
の機能説明図、第７図はカウンタ／シフトレジスタとマ
スク回路を組み合せた回路の構成図、第８図は応用例を
示す図、第９図は従来の最大値検出回路の構成図である
。 １・・・比較対象データ格納部、ＲＧ・・・レジスタ、
２・・・マスク部、ＭＫ・・・マスク回路、３・・・プ
ライオリティ・エンコーダ、４・・・ラッチ回路。 代理人弁理士 長谷用 芳 樹罵２： 東旋グ１の罪し入 第２図
Claims (1)
- 【特許請求の範囲】 １、比較すべき複数のデータ中の最大値または最小値の
データを特定データとして検出する特定データ検出回路
において、 前記複数のデータをそれぞれ格納する複数の格納要素を
有し、これら複数のデータをビットデータ単位で出力す
る格納手段と、 複数のデータ入力端子にそれぞれビットデータを入力し
、いずれかのビットデータが有効であるときは、当該ビ
ットデータがいずれのデータ入力端子に入力されたもの
であるかを示すアドレスデータを出力すると共に、マス
ク制御用出力信号を有効として出力するエンコーダと、 前記複数の格納要素と前記複数のデータ入力端子の間に
接続されたマスク要素を有し、前記マスク制御用出力信
号か有効であって前記格納要素からのビットデータが有
効でないときに当該格納要素に対応する前記マスク要素
を以降はデータ通過不許可状態とするマスク手段とを備
えることを特徴とする特定データ検出回路。 ２、前記エンコーダのアドレスデータ出力を前記特定デ
ータが格納された格納要素の番号としてラッチするラッ
チ手段を更に有する請求項１記載の特定データ検出回路
。 ３、前記格納手段は前記複数のデータの全てのビットデ
ータを出力した後に有効となった付加ビットデータを全
ての前記複数のデータについて出力する機能を有し、 前記エンコーダは前記付加ビットデータを検出したとき
に前記特定データに対応したアドレスデータを出力する
請求項１記載の特定データ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10690390A JPH044426A (ja) | 1990-04-23 | 1990-04-23 | 特定データ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10690390A JPH044426A (ja) | 1990-04-23 | 1990-04-23 | 特定データ検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH044426A true JPH044426A (ja) | 1992-01-08 |
Family
ID=14445417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10690390A Pending JPH044426A (ja) | 1990-04-23 | 1990-04-23 | 特定データ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH044426A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54131842A (en) * | 1978-04-03 | 1979-10-13 | Nec Corp | Selection device for maximum value holding register |
-
1990
- 1990-04-23 JP JP10690390A patent/JPH044426A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54131842A (en) * | 1978-04-03 | 1979-10-13 | Nec Corp | Selection device for maximum value holding register |
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