JPH0444292B2 - - Google Patents
Info
- Publication number
- JPH0444292B2 JPH0444292B2 JP61006984A JP698486A JPH0444292B2 JP H0444292 B2 JPH0444292 B2 JP H0444292B2 JP 61006984 A JP61006984 A JP 61006984A JP 698486 A JP698486 A JP 698486A JP H0444292 B2 JPH0444292 B2 JP H0444292B2
- Authority
- JP
- Japan
- Prior art keywords
- information
- memory
- address
- level
- assembler
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ターゲツトCPUの動作を試験する
マイクロプロセツサ用デバツグ装置に関し、特に
高級言語で記述されたプログラムをリアルタイ
ム・トレース（いわゆるモニタ）する時の機能の
改善に関する。
マイクロプロセツサ用デバツグ装置に関し、特に
高級言語で記述されたプログラムをリアルタイ
ム・トレース（いわゆるモニタ）する時の機能の
改善に関する。
（従来の技術）
マイクロプロセツサ応用機器の開発は、近年高
級言語（例えば、Ｃ，Pascal、PL／Ｍ等）を用
いてプログラムを記述する度合が増してきた。こ
のような中で最終的なプログラムの仕上げ（デバ
ツグから評価までの仕事）は、実際の機器の上で
プログラムを走らせ、周辺機器と併せて行つてい
る。この局面でのデバツグ装置は高級言語に対応
することが必要条件となつており、現状での高級
言語（High Level Language：以下HLLと略
す）への対応は次のようになつている。
級言語（例えば、Ｃ，Pascal、PL／Ｍ等）を用
いてプログラムを記述する度合が増してきた。こ
のような中で最終的なプログラムの仕上げ（デバ
ツグから評価までの仕事）は、実際の機器の上で
プログラムを走らせ、周辺機器と併せて行つてい
る。この局面でのデバツグ装置は高級言語に対応
することが必要条件となつており、現状での高級
言語（High Level Language：以下HLLと略
す）への対応は次のようになつている。
デバツグ装置は基本的にはアセンブラがベース
であり、アセンブラレベルの実行トレースデータ
に、対応するHLL情報（例えば、ライン番号、
関数あるいは変数の名称等）を置換えることで
HLL対応を実現している。
であり、アセンブラレベルの実行トレースデータ
に、対応するHLL情報（例えば、ライン番号、
関数あるいは変数の名称等）を置換えることで
HLL対応を実現している。
その様子の一例を第８図ないし第１０図に示
す。第９図はアセンブラレベルのデータであり、
それにHLL情報を付加したものが第１０図であ
る。四角の枠で囲んだ部分がHLL情報である。
なおこれらのHLLソースは第８図に示すもので
ある。
す。第９図はアセンブラレベルのデータであり、
それにHLL情報を付加したものが第１０図であ
る。四角の枠で囲んだ部分がHLL情報である。
なおこれらのHLLソースは第８図に示すもので
ある。
（発明が解決しようとする問題点）
ところが、第１０図に示すようなHLL情報付
加表示を得るに当たつては、第９図における全デ
ータをチエツクしHLL情報に置換（または付加）
すべきか否か判断している。しかし１画面分なら
ともかく、もつと多くのアセンブラレベルの情報
にHLLレベルの情報を付加しようとすると処理
時間がかかつてしまい、実用性に欠けていた。
加表示を得るに当たつては、第９図における全デ
ータをチエツクしHLL情報に置換（または付加）
すべきか否か判断している。しかし１画面分なら
ともかく、もつと多くのアセンブラレベルの情報
にHLLレベルの情報を付加しようとすると処理
時間がかかつてしまい、実用性に欠けていた。
また予めHLL情報をメモリにおき、高速に処
理することも可能であるが、第１０図よりも更に
詳細なHLL情報（ソースライン情報）を置換え
ようとすると、メモリの容量が膨大になり実現で
きなかつた。このような情報は一般にフロツピー
デイスク装置等の記憶装置に格納されており、し
たがつてアクセスには時間がかかつてしまうとい
う問題があつた。
理することも可能であるが、第１０図よりも更に
詳細なHLL情報（ソースライン情報）を置換え
ようとすると、メモリの容量が膨大になり実現で
きなかつた。このような情報は一般にフロツピー
デイスク装置等の記憶装置に格納されており、し
たがつてアクセスには時間がかかつてしまうとい
う問題があつた。
このように、高速にしようとすればするほどメ
モリ容量が大きくなり、他方メモリ容量を一定に
した場合はHLL情報のより詳細なデータを欠く
ことになる。これらの根本的な原因は、アセンブ
ラ情報の中にHLLレベルでは必要としないデー
タを含んでいるため、アセンブラレベルのデータ
全行にわたつてHLL情報に対応する行か否かの
判断が必要となるためである。
モリ容量が大きくなり、他方メモリ容量を一定に
した場合はHLL情報のより詳細なデータを欠く
ことになる。これらの根本的な原因は、アセンブ
ラ情報の中にHLLレベルでは必要としないデー
タを含んでいるため、アセンブラレベルのデータ
全行にわたつてHLL情報に対応する行か否かの
判断が必要となるためである。
本発明の目的は、この様な点に鑑み、アセンブ
ラレベルのデータを高級言語レベルの情報で置き
換える処理を高速で行い、実質上問題のない処置
速度で高級言語画面を得ると共に、一定のサイズ
のトレースメモリにおいて従来より多くの高級言
語情報を得ることで、１回のデバツグ装置操作で
より多くの範囲にわたつてデバツグを実施するこ
とが可能となり、デバツグ効率向上を図ることの
できるマイクロプロセツサ用デバツグ装置を提供
することにある。
ラレベルのデータを高級言語レベルの情報で置き
換える処理を高速で行い、実質上問題のない処置
速度で高級言語画面を得ると共に、一定のサイズ
のトレースメモリにおいて従来より多くの高級言
語情報を得ることで、１回のデバツグ装置操作で
より多くの範囲にわたつてデバツグを実施するこ
とが可能となり、デバツグ効率向上を図ることの
できるマイクロプロセツサ用デバツグ装置を提供
することにある。
（問題点を解決するための手段）
この様な目的を達成するために本発明では、ア
センブラ情報において変換を必要とする箇所に予
め目印（データ）を付けておき、その目印のある
箇所のみアセンブラ情報から高級言語情報に変換
するように構成したことを特徴とする。
センブラ情報において変換を必要とする箇所に予
め目印（データ）を付けておき、その目印のある
箇所のみアセンブラ情報から高級言語情報に変換
するように構成したことを特徴とする。
（実施例）
以下図面を用いて本発明を詳しく説明する。第
２図はPL／Ｍで作成されたプログラム例で、四
角枠で囲んだ部分（ライン番号636〜641）をアセ
ンブラに対応させてみると、第３図のリストのよ
うになる。第３図のリストにおいて、アセンブラ
情報からHLL情報を得るためには、図示のよう
に星印と下線を施した箇所（全体の1/3程度の箇
所）にのみ着目すればよい。つまり、予め必要と
するアセンブラ情報に目印を付けておくこで、毎
行にわたるアセンブラ情報／HLL情報交換が省
略でき、したがつて最も効率良くアセンブラ情
報／HLL情報変換をすることができる。
２図はPL／Ｍで作成されたプログラム例で、四
角枠で囲んだ部分（ライン番号636〜641）をアセ
ンブラに対応させてみると、第３図のリストのよ
うになる。第３図のリストにおいて、アセンブラ
情報からHLL情報を得るためには、図示のよう
に星印と下線を施した箇所（全体の1/3程度の箇
所）にのみ着目すればよい。つまり、予め必要と
するアセンブラ情報に目印を付けておくこで、毎
行にわたるアセンブラ情報／HLL情報交換が省
略でき、したがつて最も効率良くアセンブラ情
報／HLL情報変換をすることができる。
本願はこのような技術思想に基づくもので、第
１図にそれを実施する構成の一例を示す。同図に
おいて、１はデバツグの対象となるターゲツト中
央処理装置（ターゲツトCPUと略す）で、この
ターゲツトCPUには図示しないターゲツトシス
テムのメモリや周辺装置が接続される。
１図にそれを実施する構成の一例を示す。同図に
おいて、１はデバツグの対象となるターゲツト中
央処理装置（ターゲツトCPUと略す）で、この
ターゲツトCPUには図示しないターゲツトシス
テムのメモリや周辺装置が接続される。
２はターゲツトCPUアドレスバス、３はター
ゲツトCPUデータバス、４はターゲツトCPUコ
ントロールバスで、それぞれ３ステートバツフア
５，６，７に接続されている。バツフア５の出力
端はデバツグ装置用サンプリングバス（アドレス
用）８に、バツフア６の出力端はデバツグ装置用
サンプリングバス（データ用）９に、バツフア７
の出力端はデバツグ装置用サンプリングバス（コ
ントロール用）１０にそれぞれ接続される。
ゲツトCPUデータバス、４はターゲツトCPUコ
ントロールバスで、それぞれ３ステートバツフア
５，６，７に接続されている。バツフア５の出力
端はデバツグ装置用サンプリングバス（アドレス
用）８に、バツフア６の出力端はデバツグ装置用
サンプリングバス（データ用）９に、バツフア７
の出力端はデバツグ装置用サンプリングバス（コ
ントロール用）１０にそれぞれ接続される。
１１はサンプリング・メモリ１４のアドレスを
発生するアドレス発生器で、サンプリング・メモ
リ１４の書込みアドレスADDRをターゲツト
CPU１のバスタイミングと同期しながら順次発
生するようになつている。
発生するアドレス発生器で、サンプリング・メモ
リ１４の書込みアドレスADDRをターゲツト
CPU１のバスタイミングと同期しながら順次発
生するようになつている。
１２は３ステートバツフア、１３はサンプリン
グ・メモリ書込み信号WRを発生する書込み信号
発生回路である。
グ・メモリ書込み信号WRを発生する書込み信号
発生回路である。
サンプリング・メモリは通常RAM（RAMはラ
ンダム・アクセス・メモリ）で構成されている
（以下サンプリングRAMと言う）。
ンダム・アクセス・メモリ）で構成されている
（以下サンプリングRAMと言う）。
１５は３ステートバツフア群、１６はデバツグ
装置内部データバス、１７はサンプルポイント・
メモリ、１８はデバツグ装置内部アドレスバス、
１９，２０，２２は３ステートバツフア、２１は
双方向３ステートバツフアである。
装置内部データバス、１７はサンプルポイント・
メモリ、１８はデバツグ装置内部アドレスバス、
１９，２０，２２は３ステートバツフア、２１は
双方向３ステートバツフアである。
２３はデバツグ装置CPUアドレスバス、２４
はデバツグ装置CPUデータバス、２５はデバツ
グ装置CPUコントロールバス、２６はデバツグ
装置CPU、２７はCRTやキーボード、ROM、
RAM等のデバツグ装置周辺デバイスを示す。
はデバツグ装置CPUデータバス、２５はデバツ
グ装置CPUコントロールバス、２６はデバツグ
装置CPU、２７はCRTやキーボード、ROM、
RAM等のデバツグ装置周辺デバイスを示す。
デバツグ装置CPU２６は各バスを介してメモ
リ１４，１７等をアクセスすることができる。
リ１４，１７等をアクセスすることができる。
このような構成における動作を次に説明する。
(1) 初期化
サンプルポイント・メモリ１７は次の要領で
初期化される。この処理はデバツグ装置CPU
２６がデバツク装置のプログラムを実行するこ
とにより行われる。その指令はキーボード等か
ら入力される。
初期化される。この処理はデバツグ装置CPU
２６がデバツク装置のプログラムを実行するこ
とにより行われる。その指令はキーボード等か
ら入力される。
トレース（サンプリング）が必要なデータ
（アドレス）は予めデバツグ装置の外部から、
例えば通信手段やフロツピーデイスク装置か
ら、デバツグ装置にデータとして与えられる。
（アドレス）は予めデバツグ装置の外部から、
例えば通信手段やフロツピーデイスク装置か
ら、デバツグ装置にデータとして与えられる。
この情報により、サンプルポイント・メモリ
１７は第４図に示すように初期化される。第４
図において、D0，D1はサンプルポイント・メ
モリ１７のデータビツトであり、この例では２
ビツト用意されている。サンプルポイント・メ
モリ１７のアドレスがターゲツトCPUのプロ
グラムのアドレスと同一になるようにした上
で、走行するターゲツトプログラムのサンプル
が必要な箇所を“１”とし、他は”０”として
おく。
１７は第４図に示すように初期化される。第４
図において、D0，D1はサンプルポイント・メ
モリ１７のデータビツトであり、この例では２
ビツト用意されている。サンプルポイント・メ
モリ１７のアドレスがターゲツトCPUのプロ
グラムのアドレスと同一になるようにした上
で、走行するターゲツトプログラムのサンプル
が必要な箇所を“１”とし、他は”０”として
おく。
D0，D1と２ビツト設けたのは、一方のビツ
ト（D0）がラインの先頭に該当するアセンブ
ラ命令を指示するビツトで、他のビツト（D1）
が変数を参照する命令を指すビツトとしたため
である。
ト（D0）がラインの先頭に該当するアセンブ
ラ命令を指示するビツトで、他のビツト（D1）
が変数を参照する命令を指すビツトとしたため
である。
(2) トレース
ターゲツトCPU１がターゲツトプログラム
を実行すると、その時の実行アドレスは、バツ
フア５を介し、サンプルポイント・メモリ１７
に入力される。この時サンプルポイント・メモ
リ１７は上記(1)で説明したパターンで初期化さ
れており、命令走行アドレスに応じたD1，D0
データがデバツグ装置内部データバス１６へ出
力される。すなわち、D0データが”１”の場
合にはHLLの行の先頭に該当するアセンブル
命令を実行したことを示し、D1データが”１”
の場合にはHLLの変数アクセスに相当するア
センブラ命令を実行したことを示す。
を実行すると、その時の実行アドレスは、バツ
フア５を介し、サンプルポイント・メモリ１７
に入力される。この時サンプルポイント・メモ
リ１７は上記(1)で説明したパターンで初期化さ
れており、命令走行アドレスに応じたD1，D0
データがデバツグ装置内部データバス１６へ出
力される。すなわち、D0データが”１”の場
合にはHLLの行の先頭に該当するアセンブル
命令を実行したことを示し、D1データが”１”
の場合にはHLLの変数アクセスに相当するア
センブラ命令を実行したことを示す。
デバツグ装置内部データバス１６はアドレス
発生器１１および書込み信号発生器１３とも接
続されている。アドレス発生器１１は、バツフ
ア７を介してターゲツトCPU１からのコント
ロール信号と、デバツグ装置内部データバス１
６上のデータよりサンプルポイント・メモリ１
７にサンプルすべきデータが発生したとき、順
次増加するアドレスを発生してバツフア１２経
由でサンプリングRAM１４に与える。
発生器１１および書込み信号発生器１３とも接
続されている。アドレス発生器１１は、バツフ
ア７を介してターゲツトCPU１からのコント
ロール信号と、デバツグ装置内部データバス１
６上のデータよりサンプルポイント・メモリ１
７にサンプルすべきデータが発生したとき、順
次増加するアドレスを発生してバツフア１２経
由でサンプリングRAM１４に与える。
また書込み信号発生回路１３は、バツフア７
経由のターゲツトCPU１からのコントロール
信号とデバツグ装置内部データバス１６上のデ
ータを受けて書込み信号WRを生成し、これを
出力する。これにより、サンプリングRAM１
４には、アドレス発生器１１から発生されたア
ドレスでのバス８，９，１０，１６上のサンプ
ルすべき情報が書込まれる。
経由のターゲツトCPU１からのコントロール
信号とデバツグ装置内部データバス１６上のデ
ータを受けて書込み信号WRを生成し、これを
出力する。これにより、サンプリングRAM１
４には、アドレス発生器１１から発生されたア
ドレスでのバス８，９，１０，１６上のサンプ
ルすべき情報が書込まれる。
特に書込み信号発生回路１３は、D0が”１”
の場合サンプルすべきデータとしては命令のイ
ンストラクシヨンではなくメモリに対する読出
し／書込みである必要があるため、そのコント
ロールも併せて行つている。
の場合サンプルすべきデータとしては命令のイ
ンストラクシヨンではなくメモリに対する読出
し／書込みである必要があるため、そのコント
ロールも併せて行つている。
第４図のプログラムを実行した時のサンプリ
ングRAM１４の内容は第５図に示すようにな
る。
ングRAM１４の内容は第５図に示すようにな
る。
(3) サンプル結果処理
サンプリングRAM１４には第５図のように
ライン番号アクセス（E0＝１の場合）と、変
数アクセス（読出し時および書込み時のアクセ
スで、このときE0＝０である）の両方の情報
が取り込まれている。アセンブラレベル情報か
らHLLレベル情報を構築することは容易であ
る。
ライン番号アクセス（E0＝１の場合）と、変
数アクセス（読出し時および書込み時のアクセ
スで、このときE0＝０である）の両方の情報
が取り込まれている。アセンブラレベル情報か
らHLLレベル情報を構築することは容易であ
る。
この処理はデバツグ装置CPU２６によつて
行われるようになつており、サンプリング
RAM１４の内容をデバツグ装置CPUデータバ
ス２４を介して読出し、第６図に示す処理フロ
ーで行われる。
行われるようになつており、サンプリング
RAM１４の内容をデバツグ装置CPUデータバ
ス２４を介して読出し、第６図に示す処理フロ
ーで行われる。
なお、本発明は上記実施例に限定されること
なく、種々の態様が可能である。
なく、種々の態様が可能である。
上記実施例ではサンプリング対象をライン
番号と変数に限つたが、更に関数等を加えて
もよい。この場合サンプルポイント・メモリ
は各アドレスに対して１ビツトの増加で済
む。
番号と変数に限つたが、更に関数等を加えて
もよい。この場合サンプルポイント・メモリ
は各アドレスに対して１ビツトの増加で済
む。
実施例ではアセンブラからHLLへの変換
までの作業をデバツグ装置内で行つている
が、近年デバツグ装置の構成が第７図に示す
ようにデバツグ専用機と、ワークステーシヨ
ン（デバツグ装置よりもより高度な演算等の
処理能力を有する）の２台によるデバツグ環
境が構築される例が増加の傾向にあり、その
ようなシステムにおいても本発明を適用する
ことができる。
までの作業をデバツグ装置内で行つている
が、近年デバツグ装置の構成が第７図に示す
ようにデバツグ専用機と、ワークステーシヨ
ン（デバツグ装置よりもより高度な演算等の
処理能力を有する）の２台によるデバツグ環
境が構築される例が増加の傾向にあり、その
ようなシステムにおいても本発明を適用する
ことができる。
このようなシステムでは、HLLのコンパイル
は総べてエンジニアワークステーシヨン（EWS）
で行う。したがつて、HLLに関する置換用デー
タは総べてEWS中にある。一方アセンブラレベ
ルの情報は総べて汎用エミユレータ（その機能は
デバツグ装置側に備えれらている）側にある。ア
センブラからHLLへの変換の情報構築に当たつ
ては、RS232C（標準化された通信規格）通信回
線を通じて汎用エミユレータからアセンブラレベ
ル情報をEWS側へ転送し、EWS上でHLLレベル
の情報に直され、EWSのコンソールに表示され
る。この時、RS232C回線は、デバツグ装置の内
部バスに比べ転送レートが低く転送に時間がかか
る。したがつてこの回線を通過するデータ（アセ
ンブラレベル情報）が少ないほど処理速度は上が
ることになる。要するに、本発明によれば、汎要
エミユレータ側でサンプリングしたデータは、不
要データを含んでいないため、必要最小限のデー
タしか通信回線を通らないことになり、従来の方
式よりもより高速な動作が可能となる。
は総べてエンジニアワークステーシヨン（EWS）
で行う。したがつて、HLLに関する置換用デー
タは総べてEWS中にある。一方アセンブラレベ
ルの情報は総べて汎用エミユレータ（その機能は
デバツグ装置側に備えれらている）側にある。ア
センブラからHLLへの変換の情報構築に当たつ
ては、RS232C（標準化された通信規格）通信回
線を通じて汎用エミユレータからアセンブラレベ
ル情報をEWS側へ転送し、EWS上でHLLレベル
の情報に直され、EWSのコンソールに表示され
る。この時、RS232C回線は、デバツグ装置の内
部バスに比べ転送レートが低く転送に時間がかか
る。したがつてこの回線を通過するデータ（アセ
ンブラレベル情報）が少ないほど処理速度は上が
ることになる。要するに、本発明によれば、汎要
エミユレータ側でサンプリングしたデータは、不
要データを含んでいないため、必要最小限のデー
タしか通信回線を通らないことになり、従来の方
式よりもより高速な動作が可能となる。
（発明の効果）
以上説明したように、本発明によれば、次のよ
うな効果がある。
うな効果がある。
アセンブラレベルの情報からHLLレベルの情
報を作成する際アセンブラレベルのデータのサン
プリングをHLLへの変換に必要なものに限定す
ることによつて変換速度の向上を図ることがで
き、また、サンプリングRAMの単位サイズ当た
りについてみればアセンブラレベルの全情報をサ
ンプリングする場合に比べてより多くのHLL情
報を得ることができ、サンプリングメモリの節約
にもなる。
報を作成する際アセンブラレベルのデータのサン
プリングをHLLへの変換に必要なものに限定す
ることによつて変換速度の向上を図ることがで
き、また、サンプリングRAMの単位サイズ当た
りについてみればアセンブラレベルの全情報をサ
ンプリングする場合に比べてより多くのHLL情
報を得ることができ、サンプリングメモリの節約
にもなる。
第１図は本発明の一実施例を示す構成図、第２
図および第３図はアセンブラ情報／HLL情報変
換を説明するためのリストの一例を示す図、第４
図および第５図は動作を説明するための説明図、
第６図は処理フローを示すフローチヤート、第７
図は本発明の応用例を示す構成図、第８図ないし
第１０図は従来のアセンブラ情報／HLL情報変
換を説明するためのリストの一例を示す図であ
る。 １……ターゲツトCPU、２〜４，８〜１０，
１，６，１８，２３〜２５……バス、５〜６，１
２，１５，１９〜２２……バツフア、１１……ア
ドレス発生回路、１３……書込み信号発生回路、
１４……サンプリングメモリ、１７……タンプル
ポイント・メモリ、２６……デバツグ装置CPU、
２７……デバツグ装置周辺デバイス。
図および第３図はアセンブラ情報／HLL情報変
換を説明するためのリストの一例を示す図、第４
図および第５図は動作を説明するための説明図、
第６図は処理フローを示すフローチヤート、第７
図は本発明の応用例を示す構成図、第８図ないし
第１０図は従来のアセンブラ情報／HLL情報変
換を説明するためのリストの一例を示す図であ
る。 １……ターゲツトCPU、２〜４，８〜１０，
１，６，１８，２３〜２５……バス、５〜６，１
２，１５，１９〜２２……バツフア、１１……ア
ドレス発生回路、１３……書込み信号発生回路、
１４……サンプリングメモリ、１７……タンプル
ポイント・メモリ、２６……デバツグ装置CPU、
２７……デバツグ装置周辺デバイス。
Claims (1)
- 【特許請求の範囲】 １ ターゲツトCPUの動作を検査するためのマ
イクロプロセツサ用デバツグ装置であつて、アセ
ンブラレベルの実行トレースデータに、対応する
高級言語情報を付加することができるマイクロプ
ロセツタ用デバツグ装置において、 ターゲツトプログラムの実行アドレスに相当す
るアドレスに対して、サンプルが必要な実行アド
レスには高級言語の行の先頭に該当するかあるい
は高級言語の変数アクセスに相当するか等を表わ
すデータが格納されたサンプルポイント・メモリ
と、 メモリへの書込みかあるいは読出しかを表わす
情報、バス情報、高級言語の変数アクセスがある
いは行番号アクセスかを示す情報等を記憶するサ
ンプリング・メモリと、 ターゲツトCPUのコントロール信号と前記サ
ンプルポイント・メモリの内容とから、前記サン
プリング・メモリの書込みアドレスをターゲツト
CPUのバスタイミングと同期しながら順次発生
するアドレス発生回路と、 ターゲツトCPUのコントロール信号と前記サ
ンプルポイント・メモリの内容とから、前記サン
プリング・メモリの書込み信号を発生する書込み
信号発生回路と、 前記サンプリング・メモリの内容に応じて高級
言語のライン番号置換か変数名置換を決定し適宜
の情報に置換する手段と を具備し、変換の対象を予め限定した後アセンブ
ラレベルの情報から高級言語レベルの情報に変換
することができるようにしたことを特徴とするマ
イクロプロセツサ用デバツグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006984A JPS62164141A (ja) | 1986-01-16 | 1986-01-16 | マイクロプロセッサ用デバック装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006984A JPS62164141A (ja) | 1986-01-16 | 1986-01-16 | マイクロプロセッサ用デバック装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62164141A JPS62164141A (ja) | 1987-07-20 |
| JPH0444292B2 true JPH0444292B2 (ja) | 1992-07-21 |
Family
ID=11653429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61006984A Granted JPS62164141A (ja) | 1986-01-16 | 1986-01-16 | マイクロプロセッサ用デバック装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62164141A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5714954A (en) * | 1980-07-02 | 1982-01-26 | Mitsubishi Electric Corp | Program debugging device of computer |
| JPS57155651A (en) * | 1981-03-19 | 1982-09-25 | Mitsubishi Electric Corp | Program debug device |
| JPS59208645A (ja) * | 1983-05-13 | 1984-11-27 | Matsushita Electric Ind Co Ltd | プログラム翻訳装置 |
-
1986
- 1986-01-16 JP JP61006984A patent/JPS62164141A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62164141A (ja) | 1987-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9507688B2 (en) | Execution history tracing method | |
| CN107992390A (zh) | 一种基于片上总线的芯片调试方法 | |
| US20040083088A1 (en) | Analysis of the performance of a portion of a data processing system | |
| JPH0444292B2 (ja) | ||
| JP2003263339A (ja) | デバック機能内蔵型マイクロコンピュータ | |
| EP1367489A1 (en) | A microprocessor development system | |
| JP5312918B2 (ja) | タイムスタンプ取得回路及びタイムスタンプ取得方法 | |
| JPS60262251A (ja) | マイクロプロセツサ開発支援装置 | |
| CN111290743A (zh) | 一种计算机软件技术开发调试系统 | |
| JPH0581087A (ja) | プロセサのモニタ方式 | |
| JPS6393050A (ja) | デ−タフロ−・トレ−ス装置 | |
| JPH0510692B2 (ja) | ||
| JP2005115969A (ja) | プログラマブルコントローラ | |
| CN121935174A (zh) | 一种基于多视角访问的多核cache一致性调试方法 | |
| JPH03204044A (ja) | カバレージ測定方法及びマイクロコンピュータ | |
| JPH0137771B2 (ja) | ||
| KR100231692B1 (ko) | Chill 디버깅 정보 생성방법 | |
| JPS5894041A (ja) | 高級言語のデバツク支援装置 | |
| CN120929096A (zh) | 一种基于协议转换的mcu烧录测试向量生成方法 | |
| JPH04217034A (ja) | プログラムトレースの表示方式 | |
| JPS6212541B2 (ja) | ||
| JPH04162149A (ja) | 電子計算機 | |
| JPS609294B2 (ja) | 電子計算機におけるトレ−ス方式 | |
| JPS6125255A (ja) | 簡易プロセストレ−サ | |
| JP2005292978A (ja) | プログラム制御によって動作する機器の簡易デバッグ方式 |