JPH10256552A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10256552A JPH10256552A JP5800297A JP5800297A JPH10256552A JP H10256552 A JPH10256552 A JP H10256552A JP 5800297 A JP5800297 A JP 5800297A JP 5800297 A JP5800297 A JP 5800297A JP H10256552 A JPH10256552 A JP H10256552A
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- mask
- thin film
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- film
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Abstract
(57)【要約】
【課題】マスクプロセス工程を少なくしてプロセスコス
トを下げた薄膜トランジスタの製造方法を提供する。 【解決手段】絶縁性基板上に二つの導電型の薄膜トラン
ジスタを有する半導体装置の製造方法において、絶縁性
基板上に、半導体薄膜とその上にゲート絶縁膜さらにそ
の上にゲート電極を形成した後、ゲート電極４をマスク
にして、半導体薄膜２内に第一の導電型の不純物を第一
の濃度で注入する工程と、第一の導電型の薄膜トランジ
スタのゲート電極及びその両側と、第二の導電型の薄膜
トランジスタの前記半導体薄膜とを覆う第一のマスク膜
Ｍ１を形成し、それをマスクにして半導体薄膜内に第一
の導電型の不純物を第一の濃度よりも高濃度の第二の濃
度で注入する工程と、第一の導電型の薄膜トランジスタ
の半導体薄膜を覆う第二のマスク膜Ｍ２を形成し、それ
をマスクにして前記第二の導電型の薄膜トランジスタの
半導体薄膜内に前記第二の導電型の不純物を前記第一の
濃度よりも高濃度の第三の濃度で注入して該第二の導電
型の半導体にする工程とを有することを特徴とする。
トを下げた薄膜トランジスタの製造方法を提供する。 【解決手段】絶縁性基板上に二つの導電型の薄膜トラン
ジスタを有する半導体装置の製造方法において、絶縁性
基板上に、半導体薄膜とその上にゲート絶縁膜さらにそ
の上にゲート電極を形成した後、ゲート電極４をマスク
にして、半導体薄膜２内に第一の導電型の不純物を第一
の濃度で注入する工程と、第一の導電型の薄膜トランジ
スタのゲート電極及びその両側と、第二の導電型の薄膜
トランジスタの前記半導体薄膜とを覆う第一のマスク膜
Ｍ１を形成し、それをマスクにして半導体薄膜内に第一
の導電型の不純物を第一の濃度よりも高濃度の第二の濃
度で注入する工程と、第一の導電型の薄膜トランジスタ
の半導体薄膜を覆う第二のマスク膜Ｍ２を形成し、それ
をマスクにして前記第二の導電型の薄膜トランジスタの
半導体薄膜内に前記第二の導電型の不純物を前記第一の
濃度よりも高濃度の第三の濃度で注入して該第二の導電
型の半導体にする工程とを有することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に液晶表示装置等に利用される絶縁性基
板上に形成するＣＭＯＳの半導体装置の製造方法に関す
る。
方法に関し、特に液晶表示装置等に利用される絶縁性基
板上に形成するＣＭＯＳの半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】アクティブマトリクス型の液晶表示パネ
ルは、薄膜トランジスタが形成されるＴＦＴ基板とその
対向基板とそれらの間にはさまれる液晶層からなる。こ
のうちＴＦＴ基板は、ガラス基板上に複数のスキャンバ
スとそれと交差するデータバスとを設け、その交差部に
画素選択用の薄膜トランジスタ（ＴＦＴ）と画素電極を
設ける。この液晶表示パネルは、更にスキャンバスを駆
動するスキャンドライバ回路とデータバスに表示データ
に従う信号を印加するデータドライバ回路とを必要とす
る。
ルは、薄膜トランジスタが形成されるＴＦＴ基板とその
対向基板とそれらの間にはさまれる液晶層からなる。こ
のうちＴＦＴ基板は、ガラス基板上に複数のスキャンバ
スとそれと交差するデータバスとを設け、その交差部に
画素選択用の薄膜トランジスタ（ＴＦＴ）と画素電極を
設ける。この液晶表示パネルは、更にスキャンバスを駆
動するスキャンドライバ回路とデータバスに表示データ
に従う信号を印加するデータドライバ回路とを必要とす
る。
【０００３】コストダウンの要請から、上記したドライ
バ回路を表示部と同じ様にガラス基板上に形成すること
が望まれている。消費電力の節約のために、これらのド
ライバ回路はＣＭＯＳ回路で構成される。また、ガラス
基板上に形成するために、ガラス基板表面に多結晶シリ
コン層を形成して、そこにＮ型のＭＯＳトランジスタと
Ｐ型のＭＯＳトランジスタとが形成される。すなわち、
Ｉ型の半導体層を多結晶シリコン層により形成し、そこ
にＮ型の不純物を導入してドレイン・ソース領域を形成
してＮ型のＭＯＳトランジスタを形成し、また、Ｐ型の
不純物を導入してドレイン・ソース領域を形成してＰ型
のＭＯＳトランジスタを形成する。この様に、ドライバ
回路のトランジスタは、表示領域での選択トランジスタ
と同様に薄膜トランジスタ（ＴＦＴ）構造となる。
バ回路を表示部と同じ様にガラス基板上に形成すること
が望まれている。消費電力の節約のために、これらのド
ライバ回路はＣＭＯＳ回路で構成される。また、ガラス
基板上に形成するために、ガラス基板表面に多結晶シリ
コン層を形成して、そこにＮ型のＭＯＳトランジスタと
Ｐ型のＭＯＳトランジスタとが形成される。すなわち、
Ｉ型の半導体層を多結晶シリコン層により形成し、そこ
にＮ型の不純物を導入してドレイン・ソース領域を形成
してＮ型のＭＯＳトランジスタを形成し、また、Ｐ型の
不純物を導入してドレイン・ソース領域を形成してＰ型
のＭＯＳトランジスタを形成する。この様に、ドライバ
回路のトランジスタは、表示領域での選択トランジスタ
と同様に薄膜トランジスタ（ＴＦＴ）構造となる。
【０００４】
【発明が解決しようとする課題】上記の様に、ガラス基
板上に形成される多結晶シリコン層は、単結晶のシリコ
ン基板に比べて低温成長であり、膜質があまりよくな
い。従って、トランジスタのオフ時のリーク電流を抑制
したり、また信頼性の向上のために、Ｎ型トランジスタ
にＬＤＤ（Light Doped Drain ）構造を採用する。しか
も、そのＬＤＤの部分は、上記の要請から、単結晶シリ
コンを使用した半導体装置で用いられるものよりも数倍
の長さ（例えば、０．３μｍ〜数μｍ）を有する。従っ
て、単結晶シリコン基板を利用した半導体装置の様に、
ゲート電極の側壁に形成した絶縁膜を利用したＬＤＤ構
造の製造プロセスを利用することはできない。
板上に形成される多結晶シリコン層は、単結晶のシリコ
ン基板に比べて低温成長であり、膜質があまりよくな
い。従って、トランジスタのオフ時のリーク電流を抑制
したり、また信頼性の向上のために、Ｎ型トランジスタ
にＬＤＤ（Light Doped Drain ）構造を採用する。しか
も、そのＬＤＤの部分は、上記の要請から、単結晶シリ
コンを使用した半導体装置で用いられるものよりも数倍
の長さ（例えば、０．３μｍ〜数μｍ）を有する。従っ
て、単結晶シリコン基板を利用した半導体装置の様に、
ゲート電極の側壁に形成した絶縁膜を利用したＬＤＤ構
造の製造プロセスを利用することはできない。
【０００５】そこで、液晶表示基板上の駆動回路の形成
には、レジストマスクを利用してＬＤＤ構造部分を形成
する必要がある。
には、レジストマスクを利用してＬＤＤ構造部分を形成
する必要がある。
【０００６】しかしながら、Ｎ型のＭＯＳトランジスタ
の部分にＬＤＤ構造を形成するために新たにマスクプロ
セスを追加することは、コストをあげる原因となり好ま
しくない。ＣＭＯＳ構造を形成するために、Ｐ型トラン
ジスタのソース・ドレイン領域を形成するためのマスク
プロセスと、Ｎ型のトランジスタのソース・ドレイン領
域を形成するためのマスクプロセスとが必要であり、更
に、ＬＤＤ構造形成のためにマスクプロセスを追加する
のは、好ましくない。
の部分にＬＤＤ構造を形成するために新たにマスクプロ
セスを追加することは、コストをあげる原因となり好ま
しくない。ＣＭＯＳ構造を形成するために、Ｐ型トラン
ジスタのソース・ドレイン領域を形成するためのマスク
プロセスと、Ｎ型のトランジスタのソース・ドレイン領
域を形成するためのマスクプロセスとが必要であり、更
に、ＬＤＤ構造形成のためにマスクプロセスを追加する
のは、好ましくない。
【０００７】ＬＤＤ構造を形成するために、ゲート酸化
膜を利用したプロセスが提案されているが、ゲート酸化
膜上から不純物をドープする方法は、ゲート酸化膜中に
不純物がトラップされることになり、ＴＦＴの特性不良
を招き好ましくない。
膜を利用したプロセスが提案されているが、ゲート酸化
膜上から不純物をドープする方法は、ゲート酸化膜中に
不純物がトラップされることになり、ＴＦＴの特性不良
を招き好ましくない。
【０００８】そこで、本発明の目的は、上記問題点を解
決し、マスクプロセスが少ないＴＦＴ構造のＣＭＯＳの
半導体装置の製造方法を提供することにある。
決し、マスクプロセスが少ないＴＦＴ構造のＣＭＯＳの
半導体装置の製造方法を提供することにある。
【０００９】更に、本発明の目的は、ゲート酸化膜中に
不純物がトラップされないＣＭＯＳの半導体装置の製造
方法を提供することにある。
不純物がトラップされないＣＭＯＳの半導体装置の製造
方法を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、絶縁性基板上に二つの導電型の薄膜ト
ランジスタを有する半導体装置の製造方法において、前
記絶縁性基板上に、半導体薄膜と、その上にゲート絶縁
膜、さらにその上にゲート電極を形成する工程と、前記
ゲート電極をマスクにして、前記半導体薄膜内に第一の
導電型の不純物を第一の濃度で注入する工程と、前記第
一の導電型の薄膜トランジスタのゲート電極及びその両
側と、第二の導電型の薄膜トランジスタの前記半導体薄
膜とを覆う第一のマスク膜を形成し、該第一のマスク膜
をマスクにして前記第一の導電型の薄膜トランジスタの
半導体薄膜内に前記第一の導電型の不純物を前記第一の
濃度よりも高濃度の第二の濃度で注入する工程と、前記
第一の導電型の薄膜トランジスタの前記半導体薄膜を覆
う第二のマスク膜を形成し、該第二のマスク膜をマスク
にして前記第二の導電型の薄膜トランジスタの半導体薄
膜内に前記第二の導電型の不純物を前記第一の濃度より
も高濃度の第三の濃度で注入して該第二の導電型の半導
体にする工程とを有することを特徴とする。
めに、本発明は、絶縁性基板上に二つの導電型の薄膜ト
ランジスタを有する半導体装置の製造方法において、前
記絶縁性基板上に、半導体薄膜と、その上にゲート絶縁
膜、さらにその上にゲート電極を形成する工程と、前記
ゲート電極をマスクにして、前記半導体薄膜内に第一の
導電型の不純物を第一の濃度で注入する工程と、前記第
一の導電型の薄膜トランジスタのゲート電極及びその両
側と、第二の導電型の薄膜トランジスタの前記半導体薄
膜とを覆う第一のマスク膜を形成し、該第一のマスク膜
をマスクにして前記第一の導電型の薄膜トランジスタの
半導体薄膜内に前記第一の導電型の不純物を前記第一の
濃度よりも高濃度の第二の濃度で注入する工程と、前記
第一の導電型の薄膜トランジスタの前記半導体薄膜を覆
う第二のマスク膜を形成し、該第二のマスク膜をマスク
にして前記第二の導電型の薄膜トランジスタの半導体薄
膜内に前記第二の導電型の不純物を前記第一の濃度より
も高濃度の第三の濃度で注入して該第二の導電型の半導
体にする工程とを有することを特徴とする。
【００１１】上記のプロセスによれば、２枚のマスク工
程により、Ｎ型のトランジスタのＬＤＤ領域とソース・
ドレイン領域及びＰ型のトランジスタのソース・ドレイ
ン領域を形成することができる。
程により、Ｎ型のトランジスタのＬＤＤ領域とソース・
ドレイン領域及びＰ型のトランジスタのソース・ドレイ
ン領域を形成することができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
【００１３】図１は、一般的な液晶表示装置のＴＦＴ基
板の構成を示す図である。ガラス等の透明基板５０上
に、横方向にスキャンバスラインＳＢ１〜ＳＢｍが、縦
方向にデータバスラインＤＢ１〜ＤＢｎが設けられる。
そして、その交差部には、画素選択トランジスタ５２と
画素電極５４が設けられる。この画素選択トランジスタ
５２は、例えばＮ型のＴＦＴ型ＭＯＳトランジスタで構
成される。スキャンバスラインは、スキャンドライバ５
６により駆動される。また、データバスラインは、デー
タドライバ５８により駆動される。それぞれのドライバ
５６，５８内は、ＴＦＴによるＣＭＯＳ回路で構成され
る。
板の構成を示す図である。ガラス等の透明基板５０上
に、横方向にスキャンバスラインＳＢ１〜ＳＢｍが、縦
方向にデータバスラインＤＢ１〜ＤＢｎが設けられる。
そして、その交差部には、画素選択トランジスタ５２と
画素電極５４が設けられる。この画素選択トランジスタ
５２は、例えばＮ型のＴＦＴ型ＭＯＳトランジスタで構
成される。スキャンバスラインは、スキャンドライバ５
６により駆動される。また、データバスラインは、デー
タドライバ５８により駆動される。それぞれのドライバ
５６，５８内は、ＴＦＴによるＣＭＯＳ回路で構成され
る。
【００１４】図２は、本発明の実施の形態例の製造プロ
セスを示す図である。図中、左側にＮ型のＭＯＳトラン
ジスタを右側にＰ型のＭＯＳトランジスタをそれぞれ示
す。先ず、図２（ａ）に示される通り、ガラス等の透明
性絶縁基板１上に、例えば６０ｎｍ程度のポリシリコン
層からなるＩ型の半導体層２を形成し、エッチングによ
り各トランジスタ毎に島状にする。その上に、例えば１
５０ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜３
を形成し、その上に、例えば２５０ｎｍ程度のアルミニ
ウム層を形成し、エッチングによりゲート電極４を形成
する。
セスを示す図である。図中、左側にＮ型のＭＯＳトラン
ジスタを右側にＰ型のＭＯＳトランジスタをそれぞれ示
す。先ず、図２（ａ）に示される通り、ガラス等の透明
性絶縁基板１上に、例えば６０ｎｍ程度のポリシリコン
層からなるＩ型の半導体層２を形成し、エッチングによ
り各トランジスタ毎に島状にする。その上に、例えば１
５０ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜３
を形成し、その上に、例えば２５０ｎｍ程度のアルミニ
ウム層を形成し、エッチングによりゲート電極４を形成
する。
【００１５】図２（ｂ）に示される通り、ゲート電極４
をマスクとして、イオンドーピング法により、基板全面
にリンイオン（Ｐ）を高加速度でかつ低濃度に導入し、
低濃度領域７，８をそれぞれ形成する。上記の高加速度
は、例えば１００ｋＶ程度であり、低濃度とは２×１０
14ｃｍ-2程度であり、リンイオンがゲート酸化膜３を通
過する程度の加速度であり、かつＬＤＤ構造に適した低
濃度である。
をマスクとして、イオンドーピング法により、基板全面
にリンイオン（Ｐ）を高加速度でかつ低濃度に導入し、
低濃度領域７，８をそれぞれ形成する。上記の高加速度
は、例えば１００ｋＶ程度であり、低濃度とは２×１０
14ｃｍ-2程度であり、リンイオンがゲート酸化膜３を通
過する程度の加速度であり、かつＬＤＤ構造に適した低
濃度である。
【００１６】図２（ｃ）に示される通り、基板表面にレ
ジスト層を形成し、通常のリソグラフィー工程により、
Ｐ型トランジスタ側を全部被覆し、Ｎ型トランジスタ側
はゲート電極４とその両側のＬＤＤ領域を被覆するマス
ク膜Ｍ１を形成する。そして、例えば、トリフルオロメ
タンガス（ＣＨＦ3 ）と四フッ化炭素ガス（ＣＦ4 ）の
混合ガスによるプラズマによるエッチングにより、Ｎ型
のＴＦＴのＬＤＤ部分以外のゲート絶縁膜３を除去す
る。そして、マスクＭ１を利用したイオンドーピング法
によりリンイオンを高濃度に導入する。例えば、２０ｋ
Ｖの速度で、２×１０15ｃｍ-2程度である。従って、Ｎ
型のＴＦＴのソース・ドレイン領域６は高い不純物濃度
の領域となり、それらの領域６のチャネル領域側に比較
的濃度が低いＬＤＤ構造が形成される。
ジスト層を形成し、通常のリソグラフィー工程により、
Ｐ型トランジスタ側を全部被覆し、Ｎ型トランジスタ側
はゲート電極４とその両側のＬＤＤ領域を被覆するマス
ク膜Ｍ１を形成する。そして、例えば、トリフルオロメ
タンガス（ＣＨＦ3 ）と四フッ化炭素ガス（ＣＦ4 ）の
混合ガスによるプラズマによるエッチングにより、Ｎ型
のＴＦＴのＬＤＤ部分以外のゲート絶縁膜３を除去す
る。そして、マスクＭ１を利用したイオンドーピング法
によりリンイオンを高濃度に導入する。例えば、２０ｋ
Ｖの速度で、２×１０15ｃｍ-2程度である。従って、Ｎ
型のＴＦＴのソース・ドレイン領域６は高い不純物濃度
の領域となり、それらの領域６のチャネル領域側に比較
的濃度が低いＬＤＤ構造が形成される。
【００１７】図２（ｄ）に示される通り、上記のマスク
Ｍ１を除去してから、新たにＮ型のＴＦＴを被覆し、Ｐ
型のＴＦＴを露出する第二のマスクＭ２を形成する。そ
して、Ｐ型のゲート電極４をマスクにして、上記と同じ
プラズマエッチング法によりゲート絶縁膜３を除去す
る。そして、露出された領域８に、イオンドーピング法
により例えば硼素イオン（Ｂ）を高い濃度で導入する。
その加速度は、例えば１０ｋＶ程度であり、濃度は例え
ば４×１０15ｃｍ-2程度の高い濃度である。
Ｍ１を除去してから、新たにＮ型のＴＦＴを被覆し、Ｐ
型のＴＦＴを露出する第二のマスクＭ２を形成する。そ
して、Ｐ型のゲート電極４をマスクにして、上記と同じ
プラズマエッチング法によりゲート絶縁膜３を除去す
る。そして、露出された領域８に、イオンドーピング法
により例えば硼素イオン（Ｂ）を高い濃度で導入する。
その加速度は、例えば１０ｋＶ程度であり、濃度は例え
ば４×１０15ｃｍ-2程度の高い濃度である。
【００１８】その後、一般的なアニール工程を経ること
により、Ｎ型とＰ型のＴＦＴのソース・ドレイン領域
６，８及びＮ型のＴＦＴのＬＤＤ領域が活性化される。
Ｐ型の不純物である硼素イオンを高い濃度で導入し活性
化することにより、図２（ｂ）で低濃度にＮ型にドープ
されていた領域８が、Ｐ型に反転する。一般的に、硼素
イオンのほうがリンイオンよりも拡散しやすいこともＰ
型反転を容易にする。
により、Ｎ型とＰ型のＴＦＴのソース・ドレイン領域
６，８及びＮ型のＴＦＴのＬＤＤ領域が活性化される。
Ｐ型の不純物である硼素イオンを高い濃度で導入し活性
化することにより、図２（ｂ）で低濃度にＮ型にドープ
されていた領域８が、Ｐ型に反転する。一般的に、硼素
イオンのほうがリンイオンよりも拡散しやすいこともＰ
型反転を容易にする。
【００１９】そして、図２（ｅ）に示される通り、例え
ば窒化シリコンからなる層間絶縁膜９を形成し、コンタ
クト穴１０を形成し、最後に配線１１を形成する。以上
で、Ｎ型とＰ型のＴＦＴであり、Ｎ型のＴＦＴにはＬＤ
Ｄ構造を持つ半導体装置が完成する。
ば窒化シリコンからなる層間絶縁膜９を形成し、コンタ
クト穴１０を形成し、最後に配線１１を形成する。以上
で、Ｎ型とＰ型のＴＦＴであり、Ｎ型のＴＦＴにはＬＤ
Ｄ構造を持つ半導体装置が完成する。
【００２０】上記の実施の形態例では、最初に全面に低
濃度の不純物を導入してから、２枚のマスクを利用し
て、Ｎ型のトランジスタとＰ型のトランジスタのソース
・ドレイン領域への高濃度の不純物を導入する。従っ
て、ＬＤＤ領域とＰ型、Ｎ型のソース・ドレインの不純
物領域を形成するのに２枚のマスクプロセスを必要とす
るだけである。更に、Ｎ型のＴＦＴのソース・ドレイン
領域に高濃度の不純物を導入する時に、ＬＤＤ領域の上
のゲート酸化膜にその高濃度の不純物が導入されないの
で、ゲート酸化膜に不純物がトラップされることはな
い。
濃度の不純物を導入してから、２枚のマスクを利用し
て、Ｎ型のトランジスタとＰ型のトランジスタのソース
・ドレイン領域への高濃度の不純物を導入する。従っ
て、ＬＤＤ領域とＰ型、Ｎ型のソース・ドレインの不純
物領域を形成するのに２枚のマスクプロセスを必要とす
るだけである。更に、Ｎ型のＴＦＴのソース・ドレイン
領域に高濃度の不純物を導入する時に、ＬＤＤ領域の上
のゲート酸化膜にその高濃度の不純物が導入されないの
で、ゲート酸化膜に不純物がトラップされることはな
い。
【００２１】図３は、第二の実施の形態例のプロセス工
程図である。第二の実施の形態例では、図２（ａ）、
（ｂ）に示したプロセスの後、図３の（ａ）〜（ｅ）の
プロセスを行う。図２（ａ）と（ｂ）では、上記した通
り、ガラス等の透明絶縁性基板１上にポリシリコン層２
を形成して島状にパターニングし、その上にゲート絶縁
膜として酸化シリコン層３を形成し、その上にアルミニ
ウム等からなるゲート電極４を形成する。そして、ゲー
ト電極４をマスクにして、全面に低濃度でＰイオンをド
ープする。ここまでのプロセスは、上記したプロセスと
同等である。
程図である。第二の実施の形態例では、図２（ａ）、
（ｂ）に示したプロセスの後、図３の（ａ）〜（ｅ）の
プロセスを行う。図２（ａ）と（ｂ）では、上記した通
り、ガラス等の透明絶縁性基板１上にポリシリコン層２
を形成して島状にパターニングし、その上にゲート絶縁
膜として酸化シリコン層３を形成し、その上にアルミニ
ウム等からなるゲート電極４を形成する。そして、ゲー
ト電極４をマスクにして、全面に低濃度でＰイオンをド
ープする。ここまでのプロセスは、上記したプロセスと
同等である。
【００２２】次に、図３（ａ）に示される通り、Ｐ型の
ＴＦＴ領域とＮ型のＴＦＴ領域のゲート電極４とその両
側のＬＤＤ領域上を被覆する第一のマスク層Ｍ１を形成
する。このマスク層は、例えば、レジスト層を表面にコ
ーティングし、マスクを利用した通常のリソグラフィ工
程により形成される。
ＴＦＴ領域とＮ型のＴＦＴ領域のゲート電極４とその両
側のＬＤＤ領域上を被覆する第一のマスク層Ｍ１を形成
する。このマスク層は、例えば、レジスト層を表面にコ
ーティングし、マスクを利用した通常のリソグラフィ工
程により形成される。
【００２３】そして、ゲート酸化膜を除去することな
く、比較的高加速度で高濃度にリンイオンをイオンドー
ピング法により注入し、Ｎ型のＴＦＴのソース・ドレイ
ン領域６に高濃度の不純物を導入する。このイオンドー
ピング工程は、例えば、１００ｋＶの加速度で、２×１
０15ｃｍ-2程度の高い濃度で行われる。
く、比較的高加速度で高濃度にリンイオンをイオンドー
ピング法により注入し、Ｎ型のＴＦＴのソース・ドレイ
ン領域６に高濃度の不純物を導入する。このイオンドー
ピング工程は、例えば、１００ｋＶの加速度で、２×１
０15ｃｍ-2程度の高い濃度で行われる。
【００２４】次に、図３（ｂ）に示され通り、第一のマ
スク層Ｍ１を除去して、今度は、Ｎ型のＴＦＴの領域を
被覆する第二のマスク層Ｍ２を形成する。そして、ゲー
ト酸化膜を通して例えば硼素イオン（Ｂ）をイオンドー
ピング法で注入し、Ｐ型のＴＦＴのソース・ドレイン領
域を形成する。この時の条件は、例えば、７５ｋＶの加
速度で、４×１０15ｃｍ-2程度の高い濃度である。従っ
て、その後アニールすることで最初に低濃度でＮ型化さ
れていたソース・ドレイン領域８は、Ｐ型に反転する。
スク層Ｍ１を除去して、今度は、Ｎ型のＴＦＴの領域を
被覆する第二のマスク層Ｍ２を形成する。そして、ゲー
ト酸化膜を通して例えば硼素イオン（Ｂ）をイオンドー
ピング法で注入し、Ｐ型のＴＦＴのソース・ドレイン領
域を形成する。この時の条件は、例えば、７５ｋＶの加
速度で、４×１０15ｃｍ-2程度の高い濃度である。従っ
て、その後アニールすることで最初に低濃度でＮ型化さ
れていたソース・ドレイン領域８は、Ｐ型に反転する。
【００２５】そして、図３（ｃ）に示される通り、紫外
線レーザ等で不純物領域を活性化してから、窒化シリコ
ンからなる層間絶縁膜９を例えば３００ｎｍ程度形成す
る。その上に、コンタクト孔を形成するために、レジス
トマスク１０を形成する。
線レーザ等で不純物領域を活性化してから、窒化シリコ
ンからなる層間絶縁膜９を例えば３００ｎｍ程度形成す
る。その上に、コンタクト孔を形成するために、レジス
トマスク１０を形成する。
【００２６】図３（ｄ）に示される通り、レジストマス
ク１０を利用して上記したプラズマエッチングにより、
層間絶縁膜９と共にゲート酸化膜３も除去する。そし
て、図３（ｅ）の通り、アルミニウムからなる配線１１
を形成して、所定の形状にパターニングする。
ク１０を利用して上記したプラズマエッチングにより、
層間絶縁膜９と共にゲート酸化膜３も除去する。そし
て、図３（ｅ）の通り、アルミニウムからなる配線１１
を形成して、所定の形状にパターニングする。
【００２７】上記した、第二の実施の形態例でも、Ｎ型
のＴＦＴのＬＤＤ領域を形成するために、ゲート電極４
をマスクとする低濃度の全面イオンドーピングを行い、
それぞれの高濃度のソース・ドレイン領域をそれぞれレ
ジストマスクＭ１，Ｍ２を利用して、形成する。従っ
て、それらの領域を形成するのに２枚のマスクを必要と
するのみである。そして、上記の第二の実施の形態例で
は、Ｎ型とＰ型のＴＦＴのソース・ドレイン領域を形成
する前に、ゲート酸化膜３をエッチングしないので、上
記の第一の実施の形態例よりも工程を少なくすることが
できる。ただし、その為に、ゲート絶縁膜を通して高濃
度の不純物のドーピングを行うが、そのゲート絶縁膜の
領域は、ＬＤＤ領域の上に位置しないので、ＴＦＴの動
作特性に悪影響を及ぼすことはない。
のＴＦＴのＬＤＤ領域を形成するために、ゲート電極４
をマスクとする低濃度の全面イオンドーピングを行い、
それぞれの高濃度のソース・ドレイン領域をそれぞれレ
ジストマスクＭ１，Ｍ２を利用して、形成する。従っ
て、それらの領域を形成するのに２枚のマスクを必要と
するのみである。そして、上記の第二の実施の形態例で
は、Ｎ型とＰ型のＴＦＴのソース・ドレイン領域を形成
する前に、ゲート酸化膜３をエッチングしないので、上
記の第一の実施の形態例よりも工程を少なくすることが
できる。ただし、その為に、ゲート絶縁膜を通して高濃
度の不純物のドーピングを行うが、そのゲート絶縁膜の
領域は、ＬＤＤ領域の上に位置しないので、ＴＦＴの動
作特性に悪影響を及ぼすことはない。
【００２８】図４は、第三の実施の形態例のプロセス工
程図である。この実施の形態例では、ゲート絶縁膜３の
除去をプロセスの初期の段階でＰ型のＴＦＴとＮ型のＴ
ＦＴとで同時に行うところが上記の実施の形態例と異な
る。
程図である。この実施の形態例では、ゲート絶縁膜３の
除去をプロセスの初期の段階でＰ型のＴＦＴとＮ型のＴ
ＦＴとで同時に行うところが上記の実施の形態例と異な
る。
【００２９】図４（ａ）の状態は、図２（ａ）と同じで
ある。そして、図４（ｂ）に示した通り、ゲート電極４
をマスクにしシリコン酸化膜３を介して全面に、例えば
リンイオンなどのＮ型の不純物イオンをイオンドープ法
により、高加速度で低濃度に注入する。その結果、領域
７と８はＮ型となる。この条件は、図２（ｂ）と同等で
あり、例えば、１００ｋＶ程度、２×１０14ｃｍ-2程度
である。これにより、領域７は、その後ＬＤＤの領域と
なる。
ある。そして、図４（ｂ）に示した通り、ゲート電極４
をマスクにしシリコン酸化膜３を介して全面に、例えば
リンイオンなどのＮ型の不純物イオンをイオンドープ法
により、高加速度で低濃度に注入する。その結果、領域
７と８はＮ型となる。この条件は、図２（ｂ）と同等で
あり、例えば、１００ｋＶ程度、２×１０14ｃｍ-2程度
である。これにより、領域７は、その後ＬＤＤの領域と
なる。
【００３０】図４（ｃ）に示した通り、上記したプラズ
マエッチング法により、ゲート電極４をマスクにして、
シリコン酸化膜３を除去する。これにより、Ｐ型とＮ型
のＴＦＴの領域のシリコン酸化膜３が除去される。この
プロセスが、上記第一の実施の形態例と異なるところで
ある。
マエッチング法により、ゲート電極４をマスクにして、
シリコン酸化膜３を除去する。これにより、Ｐ型とＮ型
のＴＦＴの領域のシリコン酸化膜３が除去される。この
プロセスが、上記第一の実施の形態例と異なるところで
ある。
【００３１】図４（ｄ）に示した通り、Ｐ型のＴＦＴ領
域を被覆し、Ｎ型のＴＦＴのゲート電極４とその両側を
被覆する第一のレジストマスク膜Ｍ１を形成し、リンイ
オンなどのＮ型の不純物イオンを、高濃度に注入する。
その条件は、例えば、２０ｋＶの速度で、２×１０15ｃ
ｍ-2程度である。その結果、Ｎ型のＴＦＴには、高濃度
のソース・ドレイン領域６と、低濃度のＬＤＤ領域とが
形成される。
域を被覆し、Ｎ型のＴＦＴのゲート電極４とその両側を
被覆する第一のレジストマスク膜Ｍ１を形成し、リンイ
オンなどのＮ型の不純物イオンを、高濃度に注入する。
その条件は、例えば、２０ｋＶの速度で、２×１０15ｃ
ｍ-2程度である。その結果、Ｎ型のＴＦＴには、高濃度
のソース・ドレイン領域６と、低濃度のＬＤＤ領域とが
形成される。
【００３２】図４（ｅ）に示した通り、今度はＮ型のＴ
ＦＴ領域を被覆する第二のレジストマスク膜Ｍ２を形成
し、Ｐ型のＴＦＴ領域に対して、ゲート電極４をマスク
にして、例えば硼素イオンなどのＰ型の不純物イオンを
高濃度に注入する。その条件は、例えば、加速度は１０
ｋＶ程度であり、濃度は４×１０15ｃｍ-2程度の高い濃
度である。
ＦＴ領域を被覆する第二のレジストマスク膜Ｍ２を形成
し、Ｐ型のＴＦＴ領域に対して、ゲート電極４をマスク
にして、例えば硼素イオンなどのＰ型の不純物イオンを
高濃度に注入する。その条件は、例えば、加速度は１０
ｋＶ程度であり、濃度は４×１０15ｃｍ-2程度の高い濃
度である。
【００３３】その後、一般的なアニール工程を経ること
により、Ｎ型とＰ型のＴＦＴのソース・ドレイン領域
６，８及びＮ型のＴＦＴのＬＤＤ領域が活性化される。
Ｐ型の不純物である硼素イオンを高い濃度で導入するこ
とにより、図４（ｂ）で低濃度にＮ型にドープされてい
た領域８が、Ｐ型に反転する。
により、Ｎ型とＰ型のＴＦＴのソース・ドレイン領域
６，８及びＮ型のＴＦＴのＬＤＤ領域が活性化される。
Ｐ型の不純物である硼素イオンを高い濃度で導入するこ
とにより、図４（ｂ）で低濃度にＮ型にドープされてい
た領域８が、Ｐ型に反転する。
【００３４】図４（ｆ）に示した通り、その後、層間絶
縁膜９を形成し、電極用コンタクト孔１０を形成し、さ
らにアルミニウムなどからなる配線１１が形成される。
縁膜９を形成し、電極用コンタクト孔１０を形成し、さ
らにアルミニウムなどからなる配線１１が形成される。
【００３５】図５は、さらに第四の実施の形態例のプロ
セスの一部を示す図である。この実施の形態例は、図４
に示した第三の実施の形態例の工程（ａ）（ｂ）（ｃ）
の工程（ｂ）と（ｃ）の順番を逆にした点で第三の実施
の形態例と異なる。
セスの一部を示す図である。この実施の形態例は、図４
に示した第三の実施の形態例の工程（ａ）（ｂ）（ｃ）
の工程（ｂ）と（ｃ）の順番を逆にした点で第三の実施
の形態例と異なる。
【００３６】即ち、図５（ａ）に示された状態は、図４
（ａ）と同じである。その後、図５（ｂ）に示された通
り、ゲート酸化膜３をゲート電極４をマスクにして上記
したガスプラズマエッチング法により除去する。それか
ら、全面にゲート電極４をマスクにしてイオンドーピン
グ法により低濃度のＮ型の不純物イオンを注入する。こ
の条件は、例えば、リンイオンを２０ｋＶの加速度で２
×１０14ｃｍ-2程度の濃度である。このプロセスでは、
ゲート絶縁膜３を介していないので、加速度は比較的小
さい。
（ａ）と同じである。その後、図５（ｂ）に示された通
り、ゲート酸化膜３をゲート電極４をマスクにして上記
したガスプラズマエッチング法により除去する。それか
ら、全面にゲート電極４をマスクにしてイオンドーピン
グ法により低濃度のＮ型の不純物イオンを注入する。こ
の条件は、例えば、リンイオンを２０ｋＶの加速度で２
×１０14ｃｍ-2程度の濃度である。このプロセスでは、
ゲート絶縁膜３を介していないので、加速度は比較的小
さい。
【００３７】その後のプロセスは、図４（ｄ）〜（ｆ）
と同様であるので、ここでの説明は繰り返さない。
と同様であるので、ここでの説明は繰り返さない。
【００３８】
【発明の効果】以上説明した通り、本発明によれば、Ｎ
型のＴＦＴのＬＤＤ領域及びソース・ドレイン領域とＰ
型のＴＦＴのソース・ドレイン領域とを、２枚のマスク
を使用することにより形成できるので、プロセス工程の
コストダウンを図ることができる。
型のＴＦＴのＬＤＤ領域及びソース・ドレイン領域とＰ
型のＴＦＴのソース・ドレイン領域とを、２枚のマスク
を使用することにより形成できるので、プロセス工程の
コストダウンを図ることができる。
【図１】一般的な液晶表示装置のＴＦＴ基板の構成を示
す図である。
す図である。
【図２】本発明の実施の形態例のプロセス工程図であ
る。
る。
【図３】第二の実施の形態例のプロセス工程図である。
【図４】第三の実施の形態例のプロセス工程図である。
【図５】第四の実施の形態例のプロセスの一部を示す図
である。
である。
１ 絶縁性基板 ２ 半導体薄膜 ３ ゲート絶縁膜 ４ ゲート電極 ９ 層間絶縁膜 １０ コンタクト孔 Ｍ１ 第一のマスク膜 Ｍ２ 第二のマスク膜
Claims (6)
- 【請求項１】絶縁性基板上に二つの導電型の薄膜トラン
ジスタを有する半導体装置の製造方法において、 前記絶縁性基板上に、半導体薄膜と、その上にゲート絶
縁膜、さらにその上にゲート電極を形成する工程と、 前記ゲート電極をマスクにして、前記半導体薄膜内に第
一の導電型の不純物を第一の濃度で注入する工程と、 前記第一の導電型の薄膜トランジスタのゲート電極及び
その両側と、第二の導電型の薄膜トランジスタの前記半
導体薄膜とを覆う第一のマスク膜を形成し、該第一のマ
スク膜をマスクにして前記第一の導電型の薄膜トランジ
スタの半導体薄膜内に前記第一の導電型の不純物を前記
第一の濃度よりも高濃度の第二の濃度で注入する工程
と、 前記第一の導電型の薄膜トランジスタの前記半導体薄膜
を覆う第二のマスク膜を形成し、該第二のマスク膜をマ
スクにして前記第二の導電型の薄膜トランジスタの半導
体薄膜内に前記第二の導電型の不純物を前記第一の濃度
よりも高濃度の第三の濃度で注入して該第二の導電型の
半導体にする工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項２】請求項１において、 前記第一のマスク膜をマスクにして、前記ゲート絶縁膜
をエッチング除去する工程をさらに有することを特徴と
する半導体装置の製造方法。 - 【請求項３】請求項１において、 前記第二のマスク膜及び前記第二の導電型の薄膜トラン
ジスタのゲート電極をマスクにして、前記ゲート絶縁膜
をエッチング除去する工程をさらに有することを特徴と
する半導体装置の製造方法。 - 【請求項４】請求項１において、 前記不純物を注入する工程の後に、層間絶縁膜を形成
し、前記第一及び第二の導電型の薄膜トランジスタのソ
ース・ドレイン領域に達する開口を、前記層間絶縁膜及
びゲート絶縁膜に形成する工程をさらに有することを特
徴とする半導体装置の製造方法。 - 【請求項５】請求項１において、 前記ゲート電極をマスクにして前記半導体薄膜内に第一
の導電型の不純物を第一の濃度で注入する工程の後に、
前記ゲート電極をマスクにして前記ゲート絶縁膜を除去
する工程を有することを特徴とする半導体装置の製造方
法。 - 【請求項６】請求項１において、 前記ゲート電極をマスクにして前記半導体薄膜内に第一
の導電型の不純物を第一の濃度で注入する工程の前に、
前記ゲート電極をマスクにして前記ゲート絶縁膜を除去
する工程を有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5800297A JPH10256552A (ja) | 1997-03-12 | 1997-03-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5800297A JPH10256552A (ja) | 1997-03-12 | 1997-03-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256552A true JPH10256552A (ja) | 1998-09-25 |
Family
ID=13071790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5800297A Pending JPH10256552A (ja) | 1997-03-12 | 1997-03-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10256552A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000223715A (ja) * | 1998-11-25 | 2000-08-11 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタの作製方法およびアクティブマトリクス基板の作製方法 |
| US7956362B2 (en) | 1998-11-25 | 2011-06-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and wiring structure of triple-layer |
-
1997
- 1997-03-12 JP JP5800297A patent/JPH10256552A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000223715A (ja) * | 1998-11-25 | 2000-08-11 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタの作製方法およびアクティブマトリクス基板の作製方法 |
| US7956362B2 (en) | 1998-11-25 | 2011-06-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and wiring structure of triple-layer |
| US9035316B2 (en) | 1998-11-25 | 2015-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Device comprising EL element electrically connected to P-channel transistor |
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Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20050720 |
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Effective date: 20060530 Free format text: JAPANESE INTERMEDIATE CODE: A02 |