JPH0444427B2 - - Google Patents

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JPH0444427B2
JPH0444427B2 JP60015639A JP1563985A JPH0444427B2 JP H0444427 B2 JPH0444427 B2 JP H0444427B2 JP 60015639 A JP60015639 A JP 60015639A JP 1563985 A JP1563985 A JP 1563985A JP H0444427 B2 JPH0444427 B2 JP H0444427B2
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resistor
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Publication of JPH0444427B2 publication Critical patent/JPH0444427B2/ja
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    • H10D1/40—Resistors
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01C17/22—Apparatus or processes specially adapted for manufacturing resistors adapted for trimming
    • H01C17/23—Apparatus or processes specially adapted for manufacturing resistors adapted for trimming by opening or closing resistor geometric tracks of predetermined resistive values, e.g. snapistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
    • H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
    • H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S438/934—Sheet resistance, i.e. dopant parameters
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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    • Y10T29/49004—Electrical device making including measuring or testing of device or component part

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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
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  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体に集積回路（IC）抵抗素子を
形成するための方法に係り、更に具体的に云う
と、抵抗値が設計値に正確に対応するイオン注入
もしくは拡散されたIC抵抗素子をシリコン基板
上に形成する方法に係る。
〔従来技術〕
IC抵抗を形成するための従来技術は、半導体
基板の例えば矩形状の所定領域にイオン注入もし
くは拡散を行つて、所定の幅Ｗ及びシート抵抗
（面積抵抗）ρsを有する抵抗素子を形成し、抵抗
の長さを決定する所定の間隔Ｌをおいて金属接点
を設けるものである。既知の設計値ρs、Ｗ及びＬ
から設計抵抗値Ｒは、式Ｒ＝ρsＬ／Ｗによつて求
められる。しかしながら、プロセスの公差及び寸
法の公差によつて、実際の測定値は設計値と相当
異なり、よつて抵抗素子を用いる回路はその性能
が低下するか、あるいは誤動作を招いた。
上記の様な問題を生じるプロセス及び寸法上の
公差について簡単に説明するために、集積回路
（IC）を構成する他の受動素子及び能動素子に関
連したIC抵抗素子の製造に於いて、多数のマス
クを含む対応するリソグラフのステツプと結合さ
れるイオン注入／拡散、エピタキシヤル成長、メ
タライゼーシヨン等の多数の処理ステツプが実施
される。例えば、VLSI技術に於いて、１つの絶
縁ゲート電界効果トランジスタのために十数種の
異つたマスクが必要であり、バイポーラ・トラン
ジスタの場合、およそ15のマスクが用いられる。
所定の領域にドーパント種を付着させ、熱的なド
ライブ・インを行なう事によつてICの他の素子
（例えばNPNトランジスタのベース）とほぼ同時
に抵抗素子を形成する様なイオン拡散工程を用い
て半導体本体を処理する場合、ドーパント種の濃
度、温度等の固有の変動によつて、ドーパントの
プロフイルが均一にならない事が知られている。
同じ様な変動はイオン注入によつて抵抗素子を作
る場合にも生じる。結果として抵抗素子のシート
抵抗は設計値と異なることになる。同様に、抵抗
素子の製造に用いる種々のマスクも、マスクの製
造中に生じる有機材（フオトレジスト）の層の過
剰露光あるいは露光不足の様な望ましくない効果
の結果として設計者の仕様と異つたものになる。
更に、仮にマスクの幅が抵抗素子の所望の公称幅
Ｗに等しいとしても、ウエハ上のフオトレジスト
の露光の過不足あるいは絶縁層のエツチングの過
不足によつて、公称値と比べて非常に広いかある
いは非常に細い、イオンを拡散したあるいはイオ
ンを注入した領域ができる。
接触抵抗及び電流集中（crowding）抵抗を考
慮した上記の場合よりもより完全な抵抗体の抵抗
値を求める式は次の様に表わされる。
Ｒ＝Rb＋Rcc＋Rc (1) ここで、Rbは一定の幅Ｗを有する抵抗体の本
体の抵抗、Rccは電流の集中による抵抗並びにRc
は抵抗素子と金属接点間の界面に生じる接触抵抗
である。式(1)の各項を説明するために、第５図を
参照する。第５図は、密着レベル・マスクを用い
て得られる抵抗体の公称設計長さに対応する距離
Ｌを隔てて形成した２個の金属接点１１及び１２
を有する幅Ｗの矩形の抵抗素子１０の平面図であ
る。図示する抵抗体の金属接点１１及び１２は抵
抗素子１０の幅Ｗ全体をおおう様には設けられな
い。従つて、接点１１及び１２が異なる電位に維
持される場合、電荷は最も抵抗の小さい径路をた
どる傾向があるので、その抵抗素子は長さＬ及び
幅Ｗの矩形の形でなく、２つの電流集中セクシヨ
ン１３及び１４と本体部分１５とから成るものと
考えられる。第５図に示される様に、電流集中セ
クシヨン１３，１４は幅が変化し、相対的に長さ
が短かいので、双方とも抵抗Rccに寄与する。本
体部分１５は矩形であつて、抵抗Rb＝ρsLb／Ｗ
に寄与する長さLb及び幅Ｗを有する。抵抗Rcは
抵抗素子１０及び金属接点１１，１２の間の界面
の接触抵抗である。
シート抵抗の変動Δρs及び抵抗素子の幅の変動
ΔWの結果として、実際の抵抗値は接点１１，１
２間の距離(L)を適当に調整しないかぎり設計値と
は相当異つた値になる。例えば、プロセス及び像
の公差による抵抗値に対する正味の寄与度が正で
ある場合、接点１１及び１２の間の間隔はその正
の寄与度を補償すべく第６図に示す対応した量
ΔLだけ短くする事が必要である。同様に、種々
の公差による抵抗値への寄与度が負である場合、
その負の寄与度を正確に補償し、抵抗素子の実際
の抵抗値をその公称設計値と整合させるために、
第７図に示す様にΔLだけ間隔Ｌを拡げる事が必
要である。
IC抵抗素子を形成する従来技術に於いて、接
点レベルのマスクは特定のICチツプの設計に従
つて最初に設計し、製作するので、チツプ上の各
抵抗素子のための接点開孔１１，１２間の間隔Ｌ
を適当に調整する事によつて上記のエラーを補正
する事が不可能である。測定値が公称設計値と近
密に整合する抵抗体を形成する事が可能な唯一の
方法は、イオン拡散／イオン注入プロセス、像の
公差、関連するエツチング工程等を厳重に制御す
る事である。しかしながら、その様に厳格な制御
を行つても、設計値から実際の抵抗値が15−20％
変動する事は避け難い。
〔発明が解決しようとする問題点〕
従つて、本発明の目的は半導体本体に精度の高
い抵抗を形成する方法を提供する事にある。
本発明の他の目的は、プロセスの変動及び像の
公差によつて生じる変動を製造工程に於いて補正
する事によつて抵抗値が公称設計値に正確に対応
するIC抵抗体を形成する方法を提供する事にあ
る。
本発明の更に他の目的は、抵抗体用の接点領域
について個々のフオト・プロセス調整をダイナミ
ツクに実施する事によつてICの他の受動素子及
び能動素子と共に集積した高度に正確な抵抗を形
成する方法を提供する事にある。
〔問題を解決するための手段〕
本発明の一実施例に於いて、イオン注入／拡散
を用いる通常の方法によつて抵抗素子といわゆる
カーフ（kerf）領域即ち半導体ウエハの特別に設
けたテスト領域に於ける一対のテスト抵抗構造体
とを形成し、金属接点レベル・プロセスの段階ま
で実施する。テスト抵抗構造体は相互に隣接し
て、同じ長さ及び異つた幅を有する様に形成す
る。テスト構造体の抵抗を測定する事によつて、
設計値からの幅の偏差（ΔW）及びシート抵抗の
偏差（Δρs）を得る。次に、ΔW及びΔρsを用い、
抵抗体のモデルに関して、公称値に対して抵抗素
子の抵抗値を正確に整合させるのに必要な長さの
調整量（ΔL）を計算する。最終的に、公称設計
値に対応した抵抗値を有する抵抗素子を与える間
隔を置いて抵抗素子内に接点領域を形成するため
に、Ｅビーム（電子ビーム）を用いて接点レベル
の層を露光すべく接点レベル設計情報でもつてプ
ログラムしたＥビーム発生装置へ情報（ΔL）が
供給される。続いて通常の方法を用いて接点領域
のメタライゼーシヨンを施こす。
〔実施例〕
IC抵抗の抵抗値Ｒはいくつかの変数の関数で
あつて、それらの主なものはシート抵抗ρs、幅Ｗ
及び長さＬである。この関係は次式で表わす事が
できる。
Ｒ＝ｆ（ρs、Ｗ、Ｌ、…） (2) よつて、ρs、Ｗ、Ｌ等の変数に於ける変動によ
つて次式によつて与えられる抵抗値Ｒに於ける変
動dRが生じる。
dR＝∂R／∂ρsdρs＋∂R／∂WdW＋∂R／∂LdL＋…(3
) 高精度の集積化抵抗体製造の最終目的は、実際
の抵抗値を設計値と整合させる事にある。この目
的はdRがゼロになるかあるいは可能な限りゼロ
に近づく場合にのみ達成される。ひいてはこれ
は、dLについて次式(3)を解き、偏差dρs、dW等
を補償するために抵抗の長さを調整する事によつ
て達成しうる。
dR＝−（∂R／∂ρsdρs ＋∂R／∂WdW＋…）／∂R／∂L… (4) dLは抵抗値の設計値からの正味の偏差がゼロ
になる様にρs、Ｗ等に於ける偏差を補償するに必
要な抵抗の長さに於ける理論的に調整量である。
式(4)によつて与えられた理論的な全微分dLは
単純な抵抗体モデルの場合には実際の偏差ΔLの
良好な近似値であるが、その計算に必要な偏微分
係数は複雑な抵抗体モデルに於いては通常解析形
式（analytical form）で用いられない。実際に
は、抵抗体モデルは抵抗体を構成するICのコン
ピユータによるシミユレーシヨンを容易にするた
めに用いられる。抵抗体のモデルはICの特定の
設計、特定のプロセス技術及び特定の事例に必要
な精度に依存して、簡単なものでも複雑なもので
もよい。抵抗体のモデルは公称モデル、単純な統
計的なモデル、あるいはコンピユータ・シミユレ
ーシヨンのための手の込んだ統計的なモデルでよ
い。
抵抗体モデルは次式で表わされる。
Ｒ＝Ｒ（ρs、Ｗ、Ｌ、…） (5) 抵抗体モデルに関して偏差Δρs、ΔW等による
変動ΔRは次式を用いて計算される。
ΔR＝Ｒ（ρ＋Δρs、Ｗ＋ΔW、Ｌ、…） −Ｒ（ρs、Ｗ、Ｌ、…） (6) 該式に於いて、Ｒ（ρ＋Δρs、Ｗ＋ΔW、Ｌ、
…）は長さに対して修整がなされなかつた場合に
得られる抵抗値を、Ｒ（ρs、Ｗ、Ｌ、…）は公称
設計値である。
得られたΔRから、抵抗体の設計長さに対する
ΔLの補正値は次式によつて決定される。
ΔL＝−ΔR（Ｗ＋ΔW）／（ρs＋Δρs）… (7) ΔRは正もしくは負であるので、長さの補正値
ΔLは設計値に加算されるかもしくは設計値から
減算される値である。
長さの補正値ΔLの補正が実施されると、実際
の抵抗値は設計抵抗値と正確に等しくなるであろ
う。即ち、 Ｒ（ρs＋Δρs、Ｗ＋ΔW、Ｌ＋ΔL、…） ＝Ｒ（ρs、Ｗ、Ｌ、…） ここで、Ｒ（ρs＋Δρs、Ｗ＋ΔW、Ｌ＋ΔL、…） は長さを補正した実際の抵抗値を示す。
本発明に従う高精度の抵抗体を形成するため
に、通常の適当なドーパントの拡散もしくはイオ
ン注入によつて、半導体ウエハ内にデバイスの抵
抗体本体並びに所定の領域（例えばウエハのカー
フ領域）にテスト抵抗構造体を形成する。一典型
例として、ICチツプ上の他の素子からの適当な
電気的分離を施した後に抵抗体本体を形成する。
所要のシート抵抗を形成するドーピング工程はチ
ツプ上の他の同様にドープされる領域と同じプロ
セスに於いて実施される。例えば、バイポーラ・
デバイスIC製造プロセスに於いては、抵抗体の
本体を形成するドーピング工程はバイポーラ・デ
バイスのベースを形成するのと同じ工程である。
イオン注入もしくは拡散を用いる抵抗体形成工程
はよく知られている技術であるので、詳細には説
明しない。
抵抗体の本体は、抵抗素子に必要な形に依存し
て任意の形状でよい。例えば真直ぐな棒状、曲線
状、くの字状、段階状、ジグザグ状、幅が変化す
る形状等任意の形のものでよい。説明の便宜上、
本発明は棒状の抵抗体本体に関して説明する。
上記のテスト抵抗構造体の特性は所望の種々の
公差による抵抗素子の抵抗値の補償の程度によつ
て表わされる。もしもシート抵抗に於ける変動に
よる抵抗値の偏差に対する補償のみが所望される
ならば、第１図に示すテスト抵抗構造体を用いる
事ができる。もしもシート抵抗及び抵抗体の幅の
両方に於ける変動による抵抗値の偏差の補償が必
要ならば、第２図のテスト抵抗構造体が適当であ
る。
第１図のテスト構造体は、該構造体の抵抗Ｒを
測定し、その値から設計長さ及び設計幅を用いる
場合のシート抵抗ρsを差引く事によつてシート抵
抗を決定するための構造体である。テスト構造体
は棒状の抵抗体２０、テスト抵抗本体体２３を通
して電流を流すための電流用接点開口２１，２２
並びに電圧を感知するための感知腕部２６，２７
における電圧用接点開口２４，２５から成つてい
る。テスト抵抗体の幅Wp並びに電圧腕部間の間
隔Lpに関する既知の値（設計値）と測定した抵抗
Ｒとから、テスト構造体の測定したシート抵抗ρm s
がρm s＝RWp／Lpなる関係から求められる。シー
ト抵抗ρm sは抵抗体本体２０の完全に矩形の部分を
用いて測定するので、前述の電流集中
（crowding）による変動は関与しない。
測定したシート抵抗値ρm sが一旦得られると、設
計シート抵抗値ρsｄからのこの抵抗値の偏差Δρs
を容易に決定することができる。次にρm sを用い
て、シート抵抗に於ける変動による抵抗素子の対
応する抵抗値の変動ΔRを計算する。それによつ
て得たΔRの値を、抵抗体モデルを用いることに
よつて、抵抗素子の長さに対する補正値ΔLに変
換する。ΔLは、シート抵抗に於ける変動を補償
するために必要な金属接点開口１１及び１２（第
５図−第７図）の間の間隔に対する調整量を示
す。次に、設計長さＬ（接点開口１１及び１２の
間隔）を適当に調整するため並びに接点開口を場
合によつてＬ＋ΔLもしくはＬ−ΔLの間隔を置い
て形成するために、抵抗体の接点に関する設計情
報でもつてプログラムしたＥビーム発生装置に補
正値ΔLを供給する。
上記のプロセスに従つて接点開口を形成した後
の残余のプロセスは通常のプロセスである。この
残りのプロセスには抵抗接点形成のための金属蒸
着、金属のパターンニング等が含まれる。抵抗体
の一端もしくは両端に於ける接点金属は、接点金
属に於ける変化を回避しうる様に接点開口の位置
に於ける最大±ΔLの変動を吸収するべく十分長
くするべきである。
ρs及びＷの両者に於ける変動を補償するため
に、第２図の抵抗構造体を用いる。このテスト構
造体は並べて形成した抵抗値R1及びR2を有する
２つの抵抗体（以下抵抗体R1及びR2と云う）か
ら成る。抵抗体R1及びR2は第１図の単一の抵抗
構造体と構造が類似している。抵抗体R1及びR2
は前者の場合参照番号３０ないし３７並びに後者
の場合４０ないし４７で示される種々の素子を有
しているが、これらは第１図に於いて参照番号２
０ないし２７で示した同様の成分に対応してい
る。テスト抵抗体R1及びR2は同じ長さL1を有す
るが、夫々W1及びW2で示す異つた幅を有してお
り、W1はW2よりも細い。
第２図に示したテスト抵抗体を用い、抵抗構造
体に電流を流し、電圧腕部間の電圧を測定する方
法でもつて抵抗値R1及びR2を測定する。第２図
の２つのテスト抵抗体は近接しているので、それ
らのテスト抵抗体の設計幅からの偏差ΔWが等し
く、両抵抗体のシート抵抗ρsの偏差も同じである
と仮定すると、R1及びR2はそれらの対応する寸
法及び他のパラメータに対して次式の様に関連付
けられる。
R1＝ρm sL1／（W1＋ΔW） (8) 及び R2＝ρm sL1／（W2＋ΔW） (9) ΔWについて(2)及び(3)式を解くと、 ΔW＝（W2R2−W1R1）／（R1−R2） (10) 及び ρm s＝（W2−W1）R1R2／L1（R1−R2） （11） Δρs＝ρm s−ρsｄ （12） ΔW及びΔρsが得られると、設計値からの抵抗
素子のバルク抵抗の偏差ΔRが抵抗体モデルを用
いて決定される。
次に、抵抗体モデルを用いてΔRを相殺する補
正値ΔLを計算する。このΔLの値は、前述の様に
抵抗素子の金属接点のための開口間の間隔を調整
するためにＥビーム発生装置へ供給される。
叙上のように、本発明に従つて、抵抗体の製造
に於ける種々のプロセス段階によるＬに於ける偏
差の補正が実質的に最終的なプロセス段階に於い
てダイナミツクに実施され、正味の結果として抵
抗値は設計者が意図していた値と正確に対応した
値となる。先行技術と比べて本発明によつて作つ
た抵抗体に関して達成しうる精度を説明するため
に、いくつかの特定例を以下に於いて説明する。
形成すべき抵抗素子の公称設計値は次の様な値と
仮定する。設計抵抗値Ｒ＝1000オーム、幅Ｗ＝
10μｍ、シート抵抗ρsｄ＝400オーム／口、長さＬ
＝25μｍ。
例 １ ρsに於ける変動に対するΔL補正 ρsに於ける変動が＋10％であるならば、従来技
術によつて製作した抵抗の抵抗値は対応して10％
だけ公称設計値から異なる。即ち、実際の測定し
た抵抗Rmが次の式で示す様に100オームだけ設
計値より大きくなる。
Rm＝（ρsｄ＋Δρs）Ｌ／Ｗ＝1100オーム ρsの変動を補正する本発明に従がい、抵抗体接
点開口間の新しい長さLoewは次式によつて与えら
れる。
Loew＝RW／（ρsｄ＋Δρs）＝22.727μｍ 換言すると、接点間の間隔を25−22.727＝
2.27μｍだけ短かくしなければならない。この補
正を0.1μｍの設計グリツドに丸めると、ΔLは
2.3μｍとなる。この補正値をＥビーム発生装置に
供給する事によつて、22.7μｍの間隔を置いて抵
抗体のための接点開口が形成され、よつてわずか
0.12％しか設計値から変動するに過ぎない998.8
オームの抵抗値を有する高精度の抵抗素子が得ら
れる。
例 ２ Ｗにおける変動に対するΔL補正 もしも抵抗体の幅に於ける変動が−1.0μｍであ
るならば、従来技術によつて製作した抵抗体は次
の様な抵抗を有する。
Ro＝ρsＬ／（Ｗ＋ΔW）＝1111.1オーム 即ち設計値よりも11.1％増になる。
このＷに於ける変動を補正するために、接点間
の長さLoewは次式によつて得られる値の長さであ
るべきである。
Loew＝（Ｗ＋ΔW）Rd／ρs＝22.5μｍ 換言すると、0.1μｍの設計グリツドに関して必
要なＬ補正値は丁度2.5μｍである。この補正した
間隔を於いて接点開口を形成する事によつて形成
した抵抗体は設計値と正確に整合した1000オーム
の抵抗値を有する。
例 ３ ρs及びＷの変動に対するΔL補正 例１および例２で説明した両方の変動が存在す
る場合、従来の技術を用いると、抵抗体の抵抗値
は次のようになる。
Ｒ＝（ρs＋Δρs）Ｌ／（Ｗ＋ΔW）＝1222.2オーム 即ち、設計値よりも22.2％も大きな値になる。
本発明に於いては、設計値と異なる新規な長さ
Loewの抵抗体が用いられる。
Loew＝（Ｗ＋ΔW）Ｒ／（ρs＋Δρs）＝20.45μｍ この例の場合に必要なΔL補正値は、25−20.45
＝4.55であるから、0.1μｍの設計グリツドに関し
て4.5μｍである。形成された抵抗素子は0.2％以
内の誤差で設計値にマツチした抵抗値を有する。
上記の例に於いてはΔLを計算するために簡単
な抵抗体モデルを用いたが、本発明はICのコン
ピユータ・シミユレーシヨンのためにIBM
Corporationから市販されているASTAPプログ
ラムと共に用いられるコンピユータ化した抵抗体
モデルに関連して使用するのに極めて適してい
る。これは、抵抗体の製造に用いる全てのプロセ
ス段階に於ける全マスク及びプロセスの公差に起
因する像の公差を考慮した、所要の補正値ΔLを
生じる統計的モデルである。
本発明は、所望の抵抗体の精度の程度に依存し
て、作業レベル（job level）、ウエハ・レベル、
チツプ・レベル、個々の抵抗素子レベル等の異つ
たレベルに於いて実施することができる。バツチ
処理する複数のウエハを含む作業レベルの実施の
場合、代表的なウエハを選択する。ρsの変動のみ
の補正か、あるいはρsとＷの両者の変動の補正か
に依存して、第１図もしくは第２図のテスト構造
体をウエハのいわゆるカーフ領域に形成し、偏差
Δρs及びもしくはΔWを決定する。次に、抵抗体
モデルを用いて、公称設計値からのρs及びもしく
はＷに於ける変動を補償するために必要なΔL補
正値を求め、この補正値を作業全体に適用する。
この補正値ΔLは作業全体の平均的な補正値であ
るので、そのΔLは１次的な補正値である。実際
にはρs及びＷはウエハ毎に異なり、また各ウエハ
に於いてはチツプ毎に異なるので、より高次の補
正が必要となるであろう。ウエハ・レベルに於け
る補正を適用するために、製造サイクルに於いて
各ウエハは製造番号を付す事によつて追跡され、
個々のウエハに形成したテスト構造体によつて、
特定のウエハについてΔL補正値を得る。この実
施レベルによつて作業レベルよりもより高次の補
正が行なわれる。
同様に、チツプ・レベルの補正を行なうため
に、ウエハのカーフ領域に於いて各チツプに近接
してテスト用抵抗体構造体を形成し、ΔL補正を
行う事によつてウエハ・レベル補正よりも高次の
補正を実施する事ができる。ウエハ上に２×２の
チツプ・アレイを有するものに適したテスト構造
体を第４図に示す。参照番号６０−６４で示すの
がテスト構造体であり、チツプは参照番号６５−
６８で示す。
個々の抵抗素子の補正を含む更に高次のレベル
の補正を行なう場合、チツプ上の位置の関数とし
てρs及びＷに於ける変動をマツピングするため
に、個々のチツプのまわりに複数個のテスト構造
体を意図的に配置する。１つの適当なテスト構造
体５０−５５の配列を第３図に示す。５６−５８
はチツプである。この様にしてρs及びＷの変動を
マツピングする事によつて、各抵抗素子の位置に
於いて必要なΔL補正が得られる。
以上に於いて、本発明に従つて抵抗体を形成す
るプロセスに固有の変動をダイナミツクに補正す
る事によつて高精度のIC抵抗素子を形成する方
法を説明した。
特定の実施例について本発明を説明したが、適
当な接点レベルの層の直接照射のために、Ｅビー
ムの代りにイオン・ビームもしくはレーザ・ビー
ムを用いてもよい事は云うまでもない。
直接書込法の代替法は、ΔL補正値でもつて設
計値の間隔を調整する事によつて得た抵抗体の接
点開口の間の新規な間隔を用いてマスクを露光
し、チツプ／ウエハ上の各抵抗素子にその新規な
接点位置を転写するためにそのマスクを用いる方
法である。
本発明の他の変形例は、半導体基板内に適当な
ドーパントをイオン注入もしくは拡散する事によ
つてデバイス抵抗体本体とテスト用抵抗体構造体
を形成する代りに、基板上の所望のシート抵抗を
有する厚膜もしくは薄膜状の材料を形成し、その
膜を所望の形にパターン化する事である。この方
法の１例として、電気的アイソレーシヨンを施し
たのちに半導体基板上に適当なドープしたポリシ
リコンを形成し、反応性イオン・エツチングもし
くは他のエツチング技術を用いてそのポリシリコ
ンをデバイス抵抗体本体及びテスト用抵抗体構造
体のパターンとする方法を用いる事ができる。
〔発明の効果〕
本発明によつて抵抗値が公称設計値に正確に対
応した高精度の集積化した抵抗素子を半導体ウエ
ハ上に形成する事ができる。
【図面の簡単な説明】
第１図ないし第４図は本発明の実施例を示す
図、第５図ないし第７図は抵抗体に於ける接点の
位置による効果を説明する図である。 ２０……抵抗体、２１，２２……接点開口、２
３……テスト抵抗体本体、２４，２５……接点開
口、２６，２７……感知腕部。

Claims (1)

  1. 【特許請求の範囲】 １ 所定の設計値の抵抗Ｒ及び長さＬを有する集
    積化した抵抗素子を半導体本体上に形成するため
    の方法であつて、 (イ) 半導体本体の選択した領域にドーパントを導
    入して所定の形状のデバイス抵抗素子並びに所
    定の設計シート抵抗値を有するテスト抵抗構造
    体を含む抵抗体のパターンを形成し、 (ロ) テスト抵抗構造体のシート抵抗を測定し、測
    定したシート抵抗及び上記所定の設計シート抵
    抗の間の偏差Δρsを求め、 (ハ) 該Δρsを用いて、上記設計値の抵抗Ｒに対応
    する抵抗をうるために必要な、上記設計値の長
    さＬに対する調整量ΔLを計算して新規な長さ
    Ｌ±ΔLを求め、 (ニ) 上記新規な長さに対応する間隔を置いて上記
    デバイス抵抗素子に接する一対の導電性接点を
    形成する事を含む抵抗素子の形成方法。 ２ 所定の設計値の抵抗Ｒ及び長さＬを有する集
    積化した抵抗素子を半導体本体上に形成するため
    の方法であつて、 (イ) 半導体本体の選択した領域にドーパントを導
    入して所定の形状のデバイス抵抗素子並びに所
    定の設計シート抵抗値及び設計幅を有するテス
    ト抵抗構造体を含む抵抗体のパターンを形成
    し、 (ロ) テスト抵抗構造体のシート抵抗を測定し、測
    定したシート抵抗及び上記所定の設計シート抵
    抗の間の偏差Δρs並びに設計幅に於ける偏差
    ΔWを求め、 (ハ) 該Δρs及びΔWを用いて、上記設計値の抵抗
    Ｒに対応する抵抗をうるために必要な、上記設
    計値の長さＬに対する調整量ΔLを計算して新
    規な長さＬ±ΔLを求め、 (ニ) 上記新規な長さに対応する間隔を置いて上記
    デバイス抵抗素子に接する一対の導電性接点を
    形成する事を含む抵抗素子の形成方法。
JP60015639A 1984-06-29 1985-01-31 抵抗素子の形成方法 Granted JPS6114743A (ja)

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