JPH0444454B2 - - Google Patents

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JPH0444454B2
JPH0444454B2 JP59021511A JP2151184A JPH0444454B2 JP H0444454 B2 JPH0444454 B2 JP H0444454B2 JP 59021511 A JP59021511 A JP 59021511A JP 2151184 A JP2151184 A JP 2151184A JP H0444454 B2 JPH0444454 B2 JP H0444454B2
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JP
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signal
ternary
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bit
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JP59021511A
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JPS59153357A (ja
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Ei Piitasun Deebiido
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Ampex Corp
Original Assignee
Ampex Corp
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Publication date
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Publication of JPH0444454B2 publication Critical patent/JPH0444454B2/ja
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/497—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems by correlative coding, e.g. partial response coding or echo modulation coding transmitters and receivers for partial response systems

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  • Spectroscopy & Molecular Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dc Digital Transmission (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Description

【発明の詳細な説明】
本発明は部分応答信号化における検出に関し、
詳細には高密度デジタルテープ記録におけるクラ
ス部分応答信号化におけるデジタル検出に関す
る。 相関符号化として知られる部分応答信号化は高
シンボル・レート・パツキングのため即ち与えら
れた帯域巾の最大利用を目的とするデジタル通信
で使用される技術である。これは超高密度デジタ
ル記録のため特に重要である。このような信号化
は被制御インターシンボル干渉を導入し、それに
よつて既知の干渉の影響を除去することができ
る。部分応答信号化の特別なクラスはクラス部
分応答信号化即ち変更したデユオバイナリー信号
化として知られている。また、それは２番目の前
のシンボルが現在のシンボルから減算されるよう
な横形フイルタが使用される時には１−D2信号
化として知られている。 クラス部分応答信号化において、記録前に２
進データの事前符号化を与えることが通常行なわ
れている。このような事前符号化は２進データを
事前符号化２進データ流に変えそれによつてエラ
ーの伝搬を減少しつつ比較的簡単な復号化を可能
にするように１−D2信号化が被制御インターシ
ンボル干渉を導入する。 本発明の好適実施例が応用されるようなデジタ
ルテープ記録にあつて、デジタル２進データ流は
事前符号化２進データ流に事前符号化され、これ
が２進形で磁気テープに記録される。データは復
号化部分が２進“１”として３元状態で解読でき
るように事前符号化される。 データは後にピツクアツプ・ヘツドによつてテ
ープから読出され、このヘツドは記録テープ、ピ
ツクアツプ・ヘツド及び前置増巾器によつて主に
生ぜしめられるある量のノイズを本質的に含むア
ナログ信号を再生する。 受けたアナログ信号は、次いで、１−D2フイ
ルタを通され、被制御インターシンボル干渉を与
えるために特定の時間間隔でサンプルされる。高
リニア・パツキング密度（約45KBPI）で記録さ
れた再生データに対して、クラス部分応答フイ
ルタは、１次的には、記録／再生プロセスのため
のマツチド・フイルタとして働き、改良したＳ／
Ｎ比を与えることになる。これは、結果として、
通常＋1.0，−１とされる３つの信号レベルが存在
する３元データ流となる。問題はノイズと信号強
度の変化がサンプリングされた信号を実際に各レ
ベルにならないようにすることである。信号強度
の変化は、往々エンベロープ・トラツキングと呼
ばれるある形の正規化によつて容易に減少せしめ
られる。ノイズの影響はある手法に従つて検出す
ることによつて減少せしめられる。従来技術にお
ける１つの手法は、アナログ３元応答を適切にサ
ンプリングし、絶体値が0.5よりも小さければ１
としてビツトを解読し、絶体値が0.5よりも大き
ければ１としてビツトを解読することである。他
の手法は最大見込み検出として知られるところの
ものである。このようなクラス部分応答信号
化、事前符号化及び最大見込み検出については次
の文献に記載されている。 Ａ P.Kabal等著、「部分応答信号化」、IEEE
Tronsaction on Communications，Vol.Com
−23，No.９，1975年９月、第921〜934頁。 Ｂ S.Pasupathy著、「相関符号化一帯域巾有効
性信号化手法」、IEEE通信学会誌、1977年７
月、第４〜11頁。 Ｃ H.Kobayashi著、「相関レベル符号化及び最
大見込み復号化」IEEE Transactions on
Information Theory，Vol.IT−17，No.５，
1971年９月、第586〜594頁。 Ｄ G.D.Forney，Jr著、「ビテルビ・アルゴリズ
ム」、Proceedings of the IEEE，Vol.61，No.
３，1973年３月、第268〜278頁。 また、アナログ検出手法については、 E.A.S.Acampora等著、「高速デジタル通信衛
星チヤンネルのためのアナログ・ビデルビ復号
化」、IEEE Transactions on
Communications，Vol.Com−26，No.10，1978
年10月、第1463〜1470頁に記載されている。 本発明はクラス部分応答信号化のための高速
全デジタル式検出器に関し、特に記録信号が事前
符号化されるような上記検出器に関する。 本発明は１−D2フイルタが交互のビツト期間
に応じる１対の１−Ｄフイルタに対応するような
確認に基づく。 本発明に従つた検出器は、少なくも１秒当り
120メガビツトの速度で作動せしめられる最大見
込みシーケンス評価（MLSE）のための決定実行
回路を含む。この検出器は、現在の信号サンプル
Snを記憶されている即ちポインタ信号サンプル
Sp及びシステムの前の状態（TIN）と比較するこ
とによつて決定を行なう。現在のサンプルについ
ての決定が行なわれることができると、その決定
は完全に検出されたデータ流の一部として後に読
出されるためにメモリに直列的に記憶される。現
在のサンプルについての決定がなされ得ない時
は、現在のサンプルはデータ流のそのサンプルの
位置の指示と共に記憶される。現在のサンプルに
ついての決定がなされ得ない時に、検出器は最後
に記憶されたサンプルに関する決定をなすことが
でき（それが現在のサンプルによつて置き換えら
れる前に）、その決定は適切なシーケンスでの後
の読出しのため、以前に指示された位置でメモリ
に記憶される。 従つて、本発明の主たる目的は超高速（例えば
１秒当り120メガビツト）で動作する検出器を与
えることである。この高速性能は、検出器を２つ
の部分に分け、従来の検出回路よりもより高速で
動作できる簡単構成の決定実行回路を与えること
によつて可能となる。 上述したように、本発明は、１−D2フイルタ
を使用するクラス部分応答信号化にその応用を
見い出す。このようなフイルタは第１図の一般化
した回路に示される。テープレコーダからのアナ
ログ形の２進信号は入力ライン１０に与えられ
る。該信号は減算回路１２と信号を２ビツト期間
遅延する遅延線１４とに同時に与えられる。遅延
された信号は減算回路１２に与えられ、そこで現
在の信号から減算されて、上述した文献等に示さ
れるクラス部分応答信号化の公知の原理に従つ
て３元形の等化出力信号が得られる。 本発明の好適実施例はこのような信号を検出
し、事前符号化の前の２進データに対応する２進
データを出力する。 奇数及び偶数ビツトが相関せしめられないこと
は、１−D2フイルタの動作態様から明らかであ
る。即ち、現在のビツトが奇数ビツトであるなら
ば、それは２ビツト期間遅延せしめられて組合わ
せられ、現在のビツトが偶数ビツトであるなら
ば、それが組合わせられ２遅延ビツトとなる。こ
の重要性は１−D2フイルタが１対のインターリ
ーブした１−Ｄフイルタと等価になることで、そ
れぞれはその周波数の半分及び遅延の２倍で交互
のデータビツトについて動作し、１つは奇数即ち
位相１（φ1）データビツトに関して動作し、他
は偶数即ち位相２（φ2）データビツトに関して
動作する。 上述したように、本発明に従う検出は最大見込
みシーケンス評価（MLSE）に従つてなされる決
定に基づく。その決定は現在のサンプル信号Sn
とポインタ信号Sp及びシステムの以前の状態TIN
との比較に基づく。図示した好適実施例で、信号
Spは以前のサンプル信号とする。このサンプル
信号は、被制御インターシンボル干渉を与えるそ
れぞれの信号サイクルにおける特定の瞬間でクラ
ス部分応答フイルタの出力から取られる。この
瞬間は、良好な検出のためにサンプリング・クロ
ツクパルスの位相を調節することによつて設定さ
れうる。これはオツシロスコープで３元信号を見
て、サンプリング・クロツクパルスが目を最も広
く明けた時に生じるようにクロツクパルスを設定
することにより決定されうる。 これについては、上記の文献Ｂを参照された
い。 第２図は第３及び４図に示される本発明の好適
実施例の決定実行動作を示す。第２図には、記憶
されている以前のポインタ信号Spに関連した現
在のサンプル信号の全ての可能な値が、なされた
決定からの出力信号データ(D)、更新（Ｕ）及び状
態（Tout）の指示と共に示される。このような
決定は、信号SnがSpに関連してどこにあるかに
基づいてなされる。第２図に示されるように、信
号Snと信号Spの関係は３元状態図（第５図）の
２つの状態に対応して２つの域Ａ，Ｂで生じる。 Ａ域は、好適実施例においてSpが正である時
の条件のためのもの、Ｂ域はSpが負である時の
条件のためのものである。現在の域は以下に述べ
るような態様で発生されてもよい信号Tinにて識
別され、TinはＡ域に対しては０，Ｂ域に対して
は１である。Ａ域はSpが正または0.0，TIN＝０の
時のSpに関するSnの可能な値を表わす。Ｂ域は
Spが負または0.0，TIN＝１の時のSpに関するSn
の可能な値を表わす。Ａ域はSp及びSp−1.0で３
つの区分 Ａ− Sn＞Sp Ａ− Sp〓Sn＞Sp−1.0 Ａ− Sp−1.0〓Sn に分割される。Ｂ域はSp及びSp＋1.0で３つの区
分 Ｂ− Sp＞Sn Ｂ− Sp＋1.0＞Sn〓Sp Ｂ− Sn〓Sp＋1.0 に分割される。 以下に述べる記載から明らかになる理由のた
め、本発明の検出器はSnが第２図の区分にある
場合でのみ働く。 この検出はSn及びSpの比較に基づき、Sp域の
識別は決定の時になされ、Spは時間の経過で更
新される。Spが以下に述べられる態様で与えら
れた域内で時間の経過で変化し時間の経過で他の
域に切換えられると、それは現在のサンプル信号
が比較される移動目標となる。Spは３元コード
（＋１，０，−１）の信号であるため、その制限は
＋1.0及び−1.0、即ちＡ域では0.0から＋1.0、Ｂ
域では0.0から−1.0である。本発明のMLSE検出
器は決定を行ない、それぞれの域で図面に特記さ
れた出力を与える。図で、Ｄはデータ出力信号
を、Ｕは更新信号を、Toutは更新された域信号
を表わす。 当該検出器は、現在の信号SnがSpに等しい時
あるいは1.0よりも小さい0.0の方向でSpとは異な
つている時に２進０となるという決定を行なう。
これはSnがいずれかの域の区分にあるという
条件を表わす。０のデータ出力(D)（第２図でＤ＝
０で表わされる）は現在のビツトに対応するメモ
リ位置に於てシーケンシヤル・メモリに直ちに記
憶される。信号Spはそのまま、つまり更新され
ず（Ｕ＝０で表わされる）、域も変わらない
（Tout＝TINで表わされる）。 SnがSpと少なくとも1.0だけ異なると（これは
SnがSpと反対符号の時にのみ起りうる一区分Ａ
−及びＢ−で−）、検出器は現在のビツトに
ついての決定を行なうことができず、最後の以前
の不決定に対し、即ちSpに対応するビツトにつ
いて決定をすることができる。検出器は２進１
（Ｄ＝１）の記憶されているサンプルが信号Spを
現在の信号Sn（Ｕ＝１）に更新し域（Tout＝
TIN）を変化することを決定する。同じビツト時
間に、検出器はデータが決定され得ないような点
をメモリ記憶シーケンスで特徴づけ、後の検出の
ため以前に特徴づけた点で１をメモリに書き込
む。 SnがSpと同一符号で異なると（区分Ａ−で
Spよりもより正、区分Ｂ−でSpよりもより
負）、検出器は現在のビツトについての決定をす
ることが再度不可能となり、最後の以前の不決定
に対する決定を行なうことができる。その場合、
記録されているサンプルは２進０（Ｄ＝０）であ
つて信号Spを現在の信号Sn（Ｕ＝１）に更新する
が、域を変化しない（Tout＝TIN）ことを検出器
は決定する。区分Ａ−，Ｂ−でのように、同
じビツト時間で、検出器はデータが決定され得な
い点をメモリ記憶シーケンスで特徴づけ、検出の
ために以前に特徴づけた点でメモリに０を書込
む。 データが現在アドレスされている位置から読出
され新たなデータが現在の不決定の場合を除きそ
れらの同じ位置に書込まれるように（現在の不決
定の場合にあつては、現在の位置は検出されたビ
ツトの後の挿入のために特徴づけられ、後に検出
されるビツトは前に特徴づけられた位置に書込ま
れる）、メモリは逐次的にかつ周期的にアドレス
される。メモリは読出し時間の前に特徴づけた位
置で検出ビツトを決定し入力することができるよ
うに充分長くなくてはならない。 第３図には、本発明の好適実施例に従つて上述
した態様もつて動作するクラス部分応答信号化
のためのデジタル検出器がブロツク形で示され
る。この検出器は２つの部分１６及び１８に分け
られ、それぞれは入力サンプルのそれぞれ半分
（位相１及び位相２）について動作する。位相１
部分１６は第４図に詳細に示される。位相２部分
１８はそれと実質的に同一である。検出器は、そ
の種々の要素を所望の時間でクロツキングしかつ
可能化するためのクロツク・パルスを適切な位相
で与えるように動作するクロツク位相部分２０を
有する。それはまた遅延線、位相変化器、分周器
なども含んでいる。位相１及び２部分にカウンタ
２２及びマルチプレクサ２３が接続している。 検出器へのデータ入力は３元アナログ信号とし
て１−D2クラス部分応答フイルタから与えら
れ、かつ各部分１６及び１８に於てアナログ対デ
ジタル（Ａ／Ｄ）変換器２４に印加される。デー
タ流は等化され、信号振幅はトラツキングされ
る。例えば116.8MHzの速度のクロツクパルスが
データ流と同期してクロツク部分２０に印加され
る。クロツク部分２０は入力クロツクパルスを1/
２に分周し、それぞれの部分１６，１８のＡ／Ｄ
変換器にパルスを交互に与えてアナログ信号がサ
ンプリングされそれぞれの変換器で適切なサンプ
リング・タイミングで変換されるようにする。こ
れは入力ビツト信号を２つの位相に分離する。説
明は位相１部分１６について進められるが、位相
２部分１８は同一構成のもので位相２信号を検出
するため同様に作動する。 第４Ａ図に示すように、Ａ／Ｄ変換器２４は５
ビツトＡ／Ｄ変換器として接続した１対の
SP9754形４ビツトＡ／Ｄ変換器２５からなる。
サンプリング・タイミングでのデータビツトのア
ナログ値は、それによて、５ビツト・デジタルデ
ータ・バイトに変換される。現在のデータ信号バ
イトは信号Snである。現在の５ビツト・データ
信号Snは、全５ビツトに対してタイミングをリ
セツトするように働く100151形ヘツクスＤフリツ
プフロツプとして第４Ａ図に示されるラツチ２６
にクロツキングされる。５ビツト・データ信号の
相補信号は第４Ａ図で100151形ヘツクスＤフ
リツプフロツプとして示される他のラツチ２８に
クロツキングされる。このラツチ２８はＡ／Ｄ変
換器２４の出力で５ビツト・データ信号Sn及び
その相補信号の両方を出力するように働く。 SP9754形Ａ／Ｄ変換器の特徴は、正の方向に
オーバーフローが生じるとデータバイト出力が０
になるということにある。この条件は次のように
扱かわれる。 Ａ／Ｄ変換器２４のピン１５からラツチ２６の
ピン２３へのキヤリー・ビツト、Ａ／Ｄ変換器が
オーバーフローすると、ラツチ２６にクロツキン
グされ、NORゲート２９を介してラツチ２８の
マスタ・リセツト（MR）端子にクロツキングさ
れてその出力をアナログ＋1.0即ち最大値に等し
くなるようにセツトする。 信号VR＋及びVR−が変換を正規化するため
にＡ／Ｄ変換器２４に与えられる。信号VR＋及
びVR−はクラス部分応答フイルタからの信号
のエンベロープをトラツキングすることによつて
生ぜしめられ、これはエンベロープ・トラツキン
グ正規化信号と呼ぶことができる。VR＋信号は
３元信号に於ては＋1.0に対応し、VR−信号は−
1.0に対応する。これら信号は、実際上ほぼ＋1.0
と−1.0の範囲になるようにＡ／Ｄ変換器２４の
変換を正規化する。即ち、11111の出力は実質的
にアナログ＋1.0を指示し、00000の出力は実質上
アナログ−1.0を指示する。従つて、アナログ0.0
は10000と01111の間となる。 相補信号は更新（Ｕ）信号の生起時に他の
ラツチ３０にクロツキングされる。第４Ｂ図に示
されるように、ラツチ３０は同様100151形ヘツク
スＤフリツプフロツプから構成できる。従つて、
次の更新信号まで、このラツチは５ビツト・デー
タ相補信号を記憶し、この信号は旧５ビツト・デ
ータ相補信号あるいはポインタ相補信号とし
て称せられる。なお、ポインタ信号はである。 ポインタ相補信号及び現在のデータ信号Sn
はアダー３２に与えられ、これは第４Ｂ図に示さ
れるように、100180形６ビツト・アダーから構成
されうる。以下に述べられるようにして発生され
た域信号TIN（決定前の）は信号に対して加え
られる最小有意ビツトとしてアダー３２のビツト
入力Boに与えられ、そして１が信号Snに対して
加えられる最小有意ビツトとしてビツト入力Ao
に与えられる。これはSn＝Spとなる域Ａ及びＢ
の状況を配慮することにあり、決定の調和を保障
する。アダー３２はSnとSpとの間のデジタル差
を取り、２つの有意出力を出す。その１はキヤリ
ー信号であり（Ｇはアダーがオーバーフローす
ると１である）、その２は出力端子Ｆ５での最大
有意ビツト信号Ｆである。最大有意ビツト１は５
ビツト２進信号10000であり、これは1.0のアナロ
グ差に対応する。キヤリー信号はラツチ３０に
与えられ、域ビツトTIN及びその相補信号INと
して記憶される。従つてＦは次の場合は１であ
る。 Sn〓Sp＋1.0 （Ｂ−） Sp＞Sn （Ｂ−） Sp〓Sn＞Sp−1.0 （Ａ−） Ｂ−はキヤリー信号Ｇ＝１によつて区別され
る。キヤリーがSnSpを意味するからである。
Ｂ−及びＡ−はＢ−とはキヤリー信号Ｇ＝
０で区別される。キヤリーがないことがSn＜Sp
を意味するからである。Ｂ−は域信号TIN＝１
によつてＡ−から区別される。次の時にはＦは
０となる。 SnSp−1.0 （Ａ−） Sp＜Sn （Ａ−） SpSn＜Sp＋1.0 （Ｂ−） 上記した理由のため、Ｇ＝１はＡ−又はＢ−
を意味し、Ｇ＝０はTIN＝１がＢ−を意味す
る状態でＡ−を意味する。 このようにして、信号Ｇ、TIN及びＦはそれぞ
れの区分を識別するために使用されてもよく、従
つてこれらはＤ（データ）、Ｕ（更新）及びTout
（更新された域）を決定するために必要な決定を
行なう。このような決定は、第４Ｂ図に示される
ように、区分を決定して表に従つてそれぞれの
出力を発生する多数のOR／NORゲートから構成
されうる決定回路３４に於いてなされる。
【表】 出力信号（Ｕの相補信号）はNORゲート３
４ａに与えられて、適切な位相の次のクロツクパ
ルスが及びToutをラツチ３０に入力させて
及びTINを更新させるようにする。信号及びＤ
はラツチ３６にクロツキングされ、これはまた位
相２検出器部分１８からの同様のビツトにクロツ
キングするように働く。 次いで、信号Ｄ及びは第４Ｃ図に示されるメ
モリ回路に与えられる。第４Ｃ図に示されるよう
に、クロツクパルスは８ビツト・カウンタ２２に
与えられ、これは、図示されるように、位相２信
号のための計数に使用される２つの100136形の多
目的カウンタ形レジスタからなる。カウンタは
RAM３８をアドレスするための逐次的及び周期
的アドレスを生じさせるように使用され、その
RAM３８はデータビツトＤが与えられる。
RAMは100414形の256×1RAMから構成されう
る。カウンタのアドレス出力はマルチプレクサ４
０によつてRAM３８によつて与えられる。マル
チプレクサ４０は１対の100155形のラツチ付きク
アツド２入力マルチプレクサで構成されてもよ
い。カウンタのアドレス出力は、また、ラツチ４
２に与えられ、このラツチ４２は100141形の８ビ
ツト万能シフトレジスタの形態であつてもよく、
その出力も同様マルチプレクサ４０に与えられ
る。 Ｊ信号はクロツキングパルスがラツチ４２をマ
ルチプレクサ４０をクロツキングせしめるように
OR／NORゲート４４を可能化するために使用さ
れる。Ｕ＝０の時にマルチプレクサへのクロツ
ク・パルスはラツチ４２に記憶されたポインタ・
アドレスを選択するし、次いでポインタ・アドレ
スを更新するようにラツチ４２をクロツキングす
る。 クロツク位相回路２０は256ビツトの遅延後に
データビツトを読出すために適切な時間で読出
し／書込み指令信号を供給し、その場合遅延され
た決定データビツトはシーケンスの適切な場所に
挿入される。これらビツトは鋭いデータパルスを
与えるために再クロツキングの目的のためラツチ
４６にクロツキングされる。ラツチ４６は100131
形のトリプルＤフリツプフロツプで構成されう
る。 位相１部分からの出力データはマルチプレクサ
２３で位相２部分からのデータとマルチプレクス
処理される。マルチプレクサ２３は元のデータを
復活するようにそれら位相をインターリーブする
ように働く。マルチプレクサ２３は、OR／NOR
ゲート５４からのクロツク・パルスによつてクロ
ツク速度の半分の速度で交互に可能化される
NORゲート５０及び５２から構成されうる。こ
れらNORゲートの出力はワイヤードOR５６で組
合せられ、回復したデータがクロツキング・アウ
トされるＤフリツプフロツプ５８に与えられる。 クロツクパルスも同様出力される。 第３及び４図に示されるデジタル検出器の動作
を次に述べる。クラス部分応答フイルタによつ
てテープから再生した事前符号化２進信号より得
たアナログ３元信号はサンプルされ、交互のサン
プルが検出器のそれぞれの位相部分に与えられ
る。各位相部分に於て、アナログ信号はデジタル
に変換され、そのデジタル信号は以前には決定さ
れなかつた記憶されている以前の信号と比較され
る。このような比較から、現在か又は記憶されて
いる信号のいずれかに関しての決定がなされ、定
められたビツトが逐次的かつ周期的にアドレスさ
れるメモリに記録される。 現在の信号についての決定がなされるならば、
それは現在アドレスされている位置に書込まれ、
記憶されている信号はそのままである。記憶
されている信号についての決定がなされるなら
ば、それは記憶されている信号に対応する位置に
書込まれ、次いで現在の信号が記憶される信号
（その相補信号をも含む）とされ、それは決定さ
れないままとなる。その時に記憶される信号が適
切に決定される際に所定のビツトがその適切なシ
ーケンスでメモリに書込まれるように、現在のア
ドレスが記憶される。データビツトはメモリから
逐次的かつ周期的に読出され、それぞれの位相部
分からのデータは回復データを与えるためにイン
ターリーブされる。 当該検出器は、それが命令実行に大なる時間を
要せず数少ない簡単な動作ですむため、特に高速
のものとなる。特に、決定は、以前の信号、その
域及びその生起時間の記憶、現在の信号Snと記
憶されている信号Spあるいはその簡単な関数、
例えばSp−1.0あるいはSp＋1.0との比較のみを必
要とする。 上述した検出器は、検出器の２つの部分のそれ
ぞれが２つの１−Ｄフイルタがあつたとしても交
互のビツト期間で動作するようなクラス部分応
答信号化のためのあるクラスの検出器の一部であ
る。このような検出器での決定は最小の全二乗エ
ラーに基づき、第５図に示される１−Ｄフイルタ
リングによつて３元信号の状態図が生ぜしめられ
る。 第５図に示されるように、このような３元状態
図は２つの状態を有し、１つの状態Ａは１ビツト
遅延で記憶されたビツト１に対応し、他の状態Ｂ
は１ビツト遅延で記憶されたビツト０に対応す
る。システムが状態Ａにあれば、現在の２進ビツ
ト１は３元ビツト０を生じさせ、システムを状態
Ａにしておく。システムが状態Ｂにあれば、現在
の２進ビツト１は３元ビツト＋１を生じさせ、シ
ステムを状態Ａにしておく。システムが状態Ａに
あれば、現在の２進ビツト０は３元ビツト−１を
生じさせ、システムを状態Ｂにしておく。システ
ムが状態Ｂにあれば、現在のビツト０は３元ビツ
ト０を生じさせ、システムを状態Ｂにしておく。 ノイズがなければ、必要な全てがシステムの存
在する状態と状態の各変化を知ることであるた
め、３元信号を２進信号に変換することは充分容
易である。ノイズがあれば、状態の変化がある時
が必ずしも明らかではない。ノイズがある時に決
定を行なうために、検出器は、現在のビツトの数
にシステムがＡ又はＢの特定の状態にあると想定
しどの状態からそれが来なければならないかを最
小全二乗エラーから定めることができる。 決定は、それが現在のビツトをとる状態にかか
わらず最小全二乗エラーとなる状態を前の状態と
して選択することに基づく。システムがその現在
のビツトの到来時に状態Ａになる際にEAt−１が
以前の全二乗エラーであるならば、EAtは現在の
ビツトが状態Ａでシステムを去れば全二乗エラー
となり、EBt−１はシステムが現在のビツトの到
来時に状態Ｂにあれば以前の全二乗エラーとな
り、EBtは現在のビツトが状態Ｂでシステムを去
れば全二乗エラーとなり、Snは現在のサンプル
となる。 次いで可能性は次の通りである。 システムが状態Ｂから状態Ａ（３元信号＋１）
になるならば、 （BA）EAt＝EBt−１＋（１−Sn）2 システムが状態Ａから状態Ａ（３元信号０）に
なるならば、 （AA）EAt＝EAt−１＋（Sn）2 システムが状態Ｂから状態Ｂ（３元信号０）に
なるならば、 （BB）EBt＝EBt−１＋（Sn）2 システムが状態Ａから状態Ｂ（３元信号−１）
になるならば、 （AB）EBt＝EAt−１＋（−１−Sn）2 新たな状態が状態Ａであるならば、最小全二乗
エラーはBA及びAAの小さい方のものである。
新たな状態が状態Ｂであるならば、最小全二乗エ
ラーはBB及びABの小さい方のものである。最
小全二乗エラーが新たな状態にかかわらず同じ状
態からの結果である、即ちAA及びABが最小で
あるかまたはBA及びBBが最小である場合には、
現在のビツトを受けた時のシステムの状態につい
ての決定がなされる。状態のトラツキングを維持
することによつて、検出器が２進１を出力し（他
に、それが２進０を出力する）、新たに識別され
た状態の表示を前の状態の表示としておくような
状態の変化があつたかどうかを知ることができ
る。 上記の式から、SnとSpの一次関数との簡単な
比較を含むSpとSnとの間の関係及び信号TINから
決定されることができる状態のトラツキングを維
持することからそれぞれの最小値を決定すること
ができる。 本発明の好適実施例の詳細を記載したが、種々
の変更が本発明の範囲内でなされうる。 例えば、信号の名称即ち「符号」は適宜反転し
うる。即ち使用されている信号は対応する回路要
素によつてそれらの信号の相補信号に変えること
ができる。従つて、出力の２進信号１及び０は
往々他の態様にされることもできる。３元信号の
正規化は単位として便利な値を使用してもよい。
Ａ／Ｄ変換はエラー速度の大小に関連するが５ビ
ツトよりも大きくあるいは小さくしてなされるこ
ともできる。 上述した実施例において、入力サンプルの振巾
は1.0に等しいかそれより小さい絶体値に制限さ
れた。しかしながら、実施例に適切な変化がなさ
れるならば、入力値の変化範囲についてのより大
きな制限を使用することができる。1.0の差が、
本発明の原理に従つて他の実施例を使用する場
合、10000で表わされる必要はない。
【図面の簡単な説明】
第１図は本発明の検出器によつて検出される種
類の符号化信号を生じさせるために使用される１
−D2クラス部分応答フイルタのブロツク図で
ある。第２図は信号Sn及びSpの比較時に決定の
ための基本の図を示す。第３図は本発明に従つた
デジタル検出器のブロツク図である。第４図は第
３図の検出器の１つの位相部分の回路図で、第４
Ａ図はＡ／Ｄ変換器、第４Ｂ図は信号Sn及びSp
の比較を含む決定実行回路、第４Ｃ図はメモリ回
路を示す。第５図は１−Ｄ部分応答のための３元
状態図を示す。 図で、１０は入力線、１２は減算回路、１４は
遅延線、１６は位相１部分、１８は位相２部分、
２０はクロツク位相部分、２２はカウンタ、２３
はマルチプレクサ、２４はＡ／Ｄ変換器、２９は
NORゲート、３０はラツチ、３２はアダー、３
４は決定回路、３８はRAM、４０はマルチプレ
クサ、４２はラツチ、４４はOR／NORゲート、
４６はラツチを示す。

Claims (1)

  1. 【特許請求の範囲】 １ 事前符号化された２進データが記録され、再
    生され、等化されかつクラス部分応答フイルタ
    を用いてろ波されてデータを継続したアナログ３
    元値の形態にするようなクラス部分応答信号化
    のためのデジタル検出器において、上記３元値を
    サンプリングし、それぞれのデータ流に分けられ
    た交互のデジタル・サンプル信号で３元形態（＋
    1.0，0.0，−1.0）に正規化されるそれぞれの多ビ
    ツト・デジタル・サンプル信号Snに上記サンプ
    リングした値を変換するためのＡ／Ｄ変換手段を
    備え、かつ上記デジタル流のそれぞれ一方のサン
    プル信号Snにそれぞれが応じる第１及び第２の
    検出手段を備え、各検出手段は、それぞれの記憶
    されるサンプル信号Spとして上記サンプル信号
    Snの一方を記憶するための信号記憶手段と、現
    在のサンプル信号Snと記憶されているサンプル
    信号Spとを比較し、信号Snが１より多く信号Sp
    と異なる時に一方向のまた信号Snが１より少な
    く信号Spと異なる時に他方向の２進ビツトとな
    るようにビツトを定めるための比較手段を含んだ
    ことを特徴とするデジタル検出器。 ２ 特許請求の範囲第１項記載のデジタル検出器
    において、上記比較手段は、信号Snが１より大
    きく信号Spと異なる時または信号Snが信号Spよ
    り大きくかつ同一極性である時に上記信号記憶手
    段に上記現在のサンプル信号Snを記憶する手段
    を含んだことを特徴とするデジタル検出器。 ３ 特許請求の範囲第２項記載のデジタル検出器
    において、更にメモリ手段と、上記定められたビ
    ツトを上記メモリ手段に入力するための手段と、
    対応する３元値のシーケンスで上記メモリ手段か
    ら上記ビツトを読み出す手段とを含んだことを特
    徴とするデジタル検出器。 ４ 事前符号化された２進データが記録され、再
    生され、等化されかつクラス部分応答フイルタ
    を用いてろ波されてデータを継続したアナログ３
    元値の形態にするようなクラス部分応答信号化
    のためのデジタル検出器において、上記３元値を
    サンプリングし、それぞれのデータ流に分けられ
    た交互のデジタル・サンプル信号で３元形態（＋
    1.0，0.0，−1.0）に正規化されるそれぞれの多ビ
    ツト・デジタル・サンプル信号Snに上記サンプ
    リングした値を変換するためのＡ／Ｄ変換手段を
    備え、かつ上記デジタル流のそれぞれの一方のサ
    ンプル信号Snにそれぞれが応じる第１及び第２
    の検出手段を備え、各検出手段は、最小全二乗エ
    ラーから各３元値の３元状態を定め、かつ最小全
    二乗エラーが状態の変化を示す時に一方向のまた
    最小全二乗エラーが状態の変化を示さない時に他
    方向の２進ビツトとなるようにビツトを定める手
    段を含んだことを特徴とするデジタル検出器。 ５ 事前符号化された２進データが記録され、再
    生され、等化されかつクラス部分応答フイルタ
    を用いてろ波されて、上記２進データを検出手段
    の３元状態間の転移が一方向の２進ビツトを表わ
    すような継続したアナログ３元値の形態にするよ
    うなクラス部分応答信号化のための二重検出手
    段を備えたデジタル検出器において、上記３元値
    をサンプリングし、それぞれのデータ流に分けら
    れた交互のデジタル・サンプル信号で３元形態
    （＋1.0，0.0，−1.0）に正規化されるそれぞれの多
    ビツト・デジタル・サンプル信号Snに上記サン
    プリングした値を変換するためのＡ／Ｄ変換手段
    を備え、上記データ流のそれぞれ一方のサンプル
    信号Snにそれぞれ応じる第１及び第２の検出手
    段を具備し、各検出手段は、それぞれの記憶され
    るサンプル信号Spとして上記サンプル信号Snの
    一方を記憶するための信号記憶手段と、状態の指
    示として状態信号TINを対応するサンプル信号Sp
    の記憶の時に記憶する状態手段と、記憶されたサ
    ンプル信号Spの選択され予め定められた一次関
    数であつて記憶された信号TINに従つて選択され
    る関数で現在のサンプル信号を比較し、３元状態
    の変化があれば上記一方向の出力２進信号を、か
    つなければ他方向の出力２進信号を与え、更に更
    新信号Ｕと状態信号Toutとを与える比較手段と、
    アドレス可能なメモリ手段と、上記メモリ手段の
    位置を継続的かつ周期的にアドレスする手段と、
    継続してアドレスされた位置からデータビツトを
    読み出すための手段と、その後に上記出力２進信
    号を上記メモリ手段のアドレスされた位置に書き
    込むための手段と、アドレスするための上記手段
    からのアドレスを記憶するように可能化される時
    に動作し、アドレスするための上記手段に接続し
    たアドレス記憶手段と、上記更新信号Ｕに応じ、
    現在の信号Snを記憶することによつて記憶され
    ている信号Spを更新し、上記状態手段に現在の
    状態信号Toutを記憶し、かつデータビツトを上
    記書き込み手段が書き込む間に通常アドレスする
    ための上記手段の代りに上記メモリ手段に上記ア
    ドレス記憶手段を接続し、その後に、更新したア
    ドレスを受けるように上記アドレス記憶手段を可
    能化するための手段とを含みそれぞれの検出手段
    から読出されたデータビツトをインターリーブす
    るためのマルチプレツクス手段を備えたことを特
    徴とするデジタル検出器。 ６ 特許請求の範囲第５項記載のデジタル検出器
    において、３元状態Ａのための比較関数は、 Sn＞Sp Sp〓Sn＞Sp−1.0 Sp−1.0〓Sn であり、３元状態Ｂのための比較関数は、 Sp＞Sn Sp＋1.0＞Sn〓Sp Sn〓Sp＋1.0 であり、上記比較手段は、上記他方向の２進デー
    タビツトを出力しかつ上記記憶されている信号
    Spを更新するための更新信号を与えるための区
    分Ａ−に対する手段と、上記他方向の２進デー
    タビツトを出力するための区分Ａ−に対する手
    段と、上記一方向の２進データビツトを出力し、
    上記記憶されている信号Spを更新するための更
    新信号Ｕを与えかつ状態の変化を指示する信号
    Toutを与えるための区分Ａ−に対する手段と、
    上記他方向の２進データビツトを出力し、かつ上
    記記憶されている信号Spを更新するための更新
    信号Ｕを与えるための区分Ｂ−に対する手段
    と、上記他方向の２進データビツトを出力するた
    めの区分Ｂ−に対する手段と、上記一方向の２
    進データビツトを出力し、上記記憶されている信
    号Spを更新するための更新信号Ｕを与えかつ状
    態の変化を示す信号Toutを与えるための区分Ｂ
    −に対する手段とを含んだことを特徴とするデ
    ジタル検出器。
JP59021511A 1983-02-08 1984-02-08 デジタル検出器 Granted JPS59153357A (ja)

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