JPH0444455B2 - - Google Patents
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- Publication number
- JPH0444455B2 JPH0444455B2 JP57214469A JP21446982A JPH0444455B2 JP H0444455 B2 JPH0444455 B2 JP H0444455B2 JP 57214469 A JP57214469 A JP 57214469A JP 21446982 A JP21446982 A JP 21446982A JP H0444455 B2 JPH0444455 B2 JP H0444455B2
- Authority
- JP
- Japan
- Prior art keywords
- code
- data
- transmitting
- signal
- codes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Communication Control (AREA)
Description
本発明はコンピユーターシステム等で行なわれ
るデータの送受信装置（方式）に関するものであ
る。 コンピユーターやCPU（中央処理装置）間でデ
ータの入出力を行なう場合、入出力したいデータ
のコード数に必要なビツト数がデータバスの数よ
りも少ない場合、複数回のパラレル信号により１
ワード（１コード）を送受信する。たとえば、入
出力したいデータのコードの種類が50個ある場合
は、必要なビツト数は６であるが、データバスが
４本の場合には４ビツトのパラレル信号を２回送
受信する必要がある。 従来の送受信方式では、複数回のパラレル信号
により１ワードを送受信する場合、同期信号線に
より同期をとつていないと、送信側と受信側のそ
れぞれに正確な基準信号をもたせ同期をとる必要
があつた。また、連続したデータを送受信する場
合には、１度同期がずれるとその後のデータが続
けて誤つたデータを受信してしまう。データごと
に無信号区間を設ければよいが、送受信時間が増
し、制御も複雑になる。第４図に従来の送受信方
式を用いた回路を示す。この回路はＩ／Ｏポート
を持つている２つの４ビツトマイクロコンピユー
タで構成されている。５１と５２は２つのマイク
ロコンピユータであり、５１はデータを送信し、
５２は受信する構成になつている。５３はデータ
を送る４本のバスであり、５１のマイクロコンピ
ユータの４本の出力ポートと５２のマイクロコン
ピユータの４本の入力ポート間に接続されてい
る。５４は５３のバスによつて送られるデータに
同期して出される同期信号である。この回路にお
いての１つのコードが８ビツトである場合、バス
が４ビツトしか存在しないので４ビツトのパラレ
ル信号を２回送る事により、１つのコードを送る
事になる。この従来例において、信号線５４が必
要であり、ハードウエア上の負担となつている。
この信号線がない場合には、５１と５２のマイク
ロコンピユータそれぞれに正確な基準信号をもた
せ同期をとるか、データごとに無信号区間を設け
る必要が生じてしまい、前者は水晶振動子等の高
精度の基準信号源をそれぞれに必要な上に、基準
信号の周波数が５１と５２の間で異なる場合に
は、両者が同じ周波数の同期信号を作る分周回路
が複雑になる。後者は、無信号区間が存在する事
により、送発信時間が増し、さらに制御が複雑に
なる。 本発明は複数回のパラレル信号により１ワード
を送受信するデータ送受信方式において、前述し
た欠点を解決し、簡単なハードウエア構成で信頼
性の高いデータ送受信方式を提供する事を目的と
している。 本発明の特徴は、複数回のパラレル信号により
１ワードを送受信するデータ送受信方式におい
て、複数回のパラレル信号のそれぞれに使用可能
なコードが他のパラレル信号に使用可能なコード
と異なつている事である。 本発明の詳細な説明を図を用いて説明する。第
１図は本発明のデータ送受信方式を用いた回路で
ある。１１はデータの送信側のマイクロコンピユ
ータであり、１２はデータの受信側のマイクロコ
ンピユータである。１３はデータを送る４本のバ
スであり、１１のマイクロコンピユータの４本の
出力ポートと１２のマイクロコンピユータの４本
の入力ポート間に接続されている。この回路例で
は２回の４ビツトパラレル信号により１ワードを
送受信している。そして、１回めの４ビツトパラ
レル信号で１１側から送出されるコードは10進数
表記で10〜15のうちの１つであり、２回めの４ビ
ツトパラレル信号で送出されるコードは10進数表
記で１〜９のうちの１つである。この２回のパラ
レル信号により送る事のできるワードの種類は６
×10の60個である。この回路で送られるキヤラク
ターコード表を第１表に示す。
るデータの送受信装置（方式）に関するものであ
る。 コンピユーターやCPU（中央処理装置）間でデ
ータの入出力を行なう場合、入出力したいデータ
のコード数に必要なビツト数がデータバスの数よ
りも少ない場合、複数回のパラレル信号により１
ワード（１コード）を送受信する。たとえば、入
出力したいデータのコードの種類が50個ある場合
は、必要なビツト数は６であるが、データバスが
４本の場合には４ビツトのパラレル信号を２回送
受信する必要がある。 従来の送受信方式では、複数回のパラレル信号
により１ワードを送受信する場合、同期信号線に
より同期をとつていないと、送信側と受信側のそ
れぞれに正確な基準信号をもたせ同期をとる必要
があつた。また、連続したデータを送受信する場
合には、１度同期がずれるとその後のデータが続
けて誤つたデータを受信してしまう。データごと
に無信号区間を設ければよいが、送受信時間が増
し、制御も複雑になる。第４図に従来の送受信方
式を用いた回路を示す。この回路はＩ／Ｏポート
を持つている２つの４ビツトマイクロコンピユー
タで構成されている。５１と５２は２つのマイク
ロコンピユータであり、５１はデータを送信し、
５２は受信する構成になつている。５３はデータ
を送る４本のバスであり、５１のマイクロコンピ
ユータの４本の出力ポートと５２のマイクロコン
ピユータの４本の入力ポート間に接続されてい
る。５４は５３のバスによつて送られるデータに
同期して出される同期信号である。この回路にお
いての１つのコードが８ビツトである場合、バス
が４ビツトしか存在しないので４ビツトのパラレ
ル信号を２回送る事により、１つのコードを送る
事になる。この従来例において、信号線５４が必
要であり、ハードウエア上の負担となつている。
この信号線がない場合には、５１と５２のマイク
ロコンピユータそれぞれに正確な基準信号をもた
せ同期をとるか、データごとに無信号区間を設け
る必要が生じてしまい、前者は水晶振動子等の高
精度の基準信号源をそれぞれに必要な上に、基準
信号の周波数が５１と５２の間で異なる場合に
は、両者が同じ周波数の同期信号を作る分周回路
が複雑になる。後者は、無信号区間が存在する事
により、送発信時間が増し、さらに制御が複雑に
なる。 本発明は複数回のパラレル信号により１ワード
を送受信するデータ送受信方式において、前述し
た欠点を解決し、簡単なハードウエア構成で信頼
性の高いデータ送受信方式を提供する事を目的と
している。 本発明の特徴は、複数回のパラレル信号により
１ワードを送受信するデータ送受信方式におい
て、複数回のパラレル信号のそれぞれに使用可能
なコードが他のパラレル信号に使用可能なコード
と異なつている事である。 本発明の詳細な説明を図を用いて説明する。第
１図は本発明のデータ送受信方式を用いた回路で
ある。１１はデータの送信側のマイクロコンピユ
ータであり、１２はデータの受信側のマイクロコ
ンピユータである。１３はデータを送る４本のバ
スであり、１１のマイクロコンピユータの４本の
出力ポートと１２のマイクロコンピユータの４本
の入力ポート間に接続されている。この回路例で
は２回の４ビツトパラレル信号により１ワードを
送受信している。そして、１回めの４ビツトパラ
レル信号で１１側から送出されるコードは10進数
表記で10〜15のうちの１つであり、２回めの４ビ
ツトパラレル信号で送出されるコードは10進数表
記で１〜９のうちの１つである。この２回のパラ
レル信号により送る事のできるワードの種類は６
×10の60個である。この回路で送られるキヤラク
ターコード表を第１表に示す。
【表】
このように、１回めのコードと２回めのコード
が必ず異なつたコードになつていてデータが必ず
変化するため、同期信号を必要としない。さら
に、そのデータが１回めか２回めかも判断できる
ため、信頼性の高いデータ送受信が可能である。 第２図には１回めか２回めかを判断するデコー
ダをハードウエアで構成した場合の回路図であ
る。これはソフトウエアでも処理できるものであ
る。31〜34は４本のデータバスであり、上から順
にビツト０、ビツト１、ビツト２、ビツト３とい
う順になつている。３５のゲート群がデコーダ部
であり、コードが０〜９の時にLowレベルを出
力し、コードが１０〜１５の時にHighレベルを
出力する。この出力を見る事により現在入力され
ているコードが１回めのコードか２回めのコード
かを判断する事ができる。 第３図には第２図の回路の動作を示すタイミン
グチヤートを示す。４１〜４４は第３図の３１〜
３４の信号線に対応している。４６は各タイミン
グでのコードを16進数で表わしたものであり、４
７は２つのコードにより表わされるキヤラクター
コードである。４５は第２図のデコーダの出力で
あり、１つのキヤラクターコードに対して送出さ
れる２つのコードのうち１回めのコードの時に図
の様にHighレベルに、２回めのコードの時には
Lowレベルになつている。 本実施例においては、１回めのデータが１０〜
１５、２回めのデータが０〜９になつているが、
このようにバスラインの数が４ビツトの場合に
は、０〜１５の16個のコードを１回めに使用可能
なコード群と２回めに使用可能なコード群に割り
振つている。この分け方はどのような比率でもよ
いが、本実施例の様に片側を０〜９にすると、数
値データの送受信を行なう際に送受信用のコード
の変換する必要がない。本実施例においては、１
回めのコードに“Ａ”を送つた後、２回めには数
値データをそのまま送出する事により数値データ
を送信する事ができ、数値データの送受信におい
てコードを変換する必要がない。 以上の様に、本発明を用いると以下の様な効果
がある。 本発明では、複数回のパラレル信号により１ワ
ードを送受信するデータ送受信方式において、複
数回のパラレル信号のそれぞれに使用可能なコー
ド群が他のパラレル信号に使用可能なコード群と
すべて異なつているため、１回のコードを送出す
るたびに必ずコード内容が変わり、しかもその内
容により何回めのコードかわるため、パラレル信
号以外に制御線を必要とせず、ハードウエアの負
担を軽減できる。また、２回の４ビツトのパラレ
ル信号により１ワードを送受信する時、２回のデ
ータの一方に使用可能なコードが10進表記で０か
ら９であり、もう一方のパラレル信号に使用可能
なコードが10進表記で１０〜１５であるので、数
値を送受信する時、送受信用のコードに変換する
必要がないため制御が容易になる。
が必ず異なつたコードになつていてデータが必ず
変化するため、同期信号を必要としない。さら
に、そのデータが１回めか２回めかも判断できる
ため、信頼性の高いデータ送受信が可能である。 第２図には１回めか２回めかを判断するデコー
ダをハードウエアで構成した場合の回路図であ
る。これはソフトウエアでも処理できるものであ
る。31〜34は４本のデータバスであり、上から順
にビツト０、ビツト１、ビツト２、ビツト３とい
う順になつている。３５のゲート群がデコーダ部
であり、コードが０〜９の時にLowレベルを出
力し、コードが１０〜１５の時にHighレベルを
出力する。この出力を見る事により現在入力され
ているコードが１回めのコードか２回めのコード
かを判断する事ができる。 第３図には第２図の回路の動作を示すタイミン
グチヤートを示す。４１〜４４は第３図の３１〜
３４の信号線に対応している。４６は各タイミン
グでのコードを16進数で表わしたものであり、４
７は２つのコードにより表わされるキヤラクター
コードである。４５は第２図のデコーダの出力で
あり、１つのキヤラクターコードに対して送出さ
れる２つのコードのうち１回めのコードの時に図
の様にHighレベルに、２回めのコードの時には
Lowレベルになつている。 本実施例においては、１回めのデータが１０〜
１５、２回めのデータが０〜９になつているが、
このようにバスラインの数が４ビツトの場合に
は、０〜１５の16個のコードを１回めに使用可能
なコード群と２回めに使用可能なコード群に割り
振つている。この分け方はどのような比率でもよ
いが、本実施例の様に片側を０〜９にすると、数
値データの送受信を行なう際に送受信用のコード
の変換する必要がない。本実施例においては、１
回めのコードに“Ａ”を送つた後、２回めには数
値データをそのまま送出する事により数値データ
を送信する事ができ、数値データの送受信におい
てコードを変換する必要がない。 以上の様に、本発明を用いると以下の様な効果
がある。 本発明では、複数回のパラレル信号により１ワ
ードを送受信するデータ送受信方式において、複
数回のパラレル信号のそれぞれに使用可能なコー
ド群が他のパラレル信号に使用可能なコード群と
すべて異なつているため、１回のコードを送出す
るたびに必ずコード内容が変わり、しかもその内
容により何回めのコードかわるため、パラレル信
号以外に制御線を必要とせず、ハードウエアの負
担を軽減できる。また、２回の４ビツトのパラレ
ル信号により１ワードを送受信する時、２回のデ
ータの一方に使用可能なコードが10進表記で０か
ら９であり、もう一方のパラレル信号に使用可能
なコードが10進表記で１０〜１５であるので、数
値を送受信する時、送受信用のコードに変換する
必要がないため制御が容易になる。
第１図は本発明の一実施例における構成図、第
２図は本発明の一実施例において、１回の信号か
２回めの信号かの判定回路。第３図は本発明の一
実施例におけるタイミング・チヤート。第４図は
従来の一実施例における構成図。
２図は本発明の一実施例において、１回の信号か
２回めの信号かの判定回路。第３図は本発明の一
実施例におけるタイミング・チヤート。第４図は
従来の一実施例における構成図。
Claims (1)
- 【特許請求の範囲】 １ データバスを介して所定のコード群から選択
したコードを複数回パラレル信号として送受信す
ることにより所定の信号を送受信するデータ送受
信装置において、 前記送受信装置は前記複数の送受信の各々で一
方のコード群内のコードは他のコード群内のコー
ドと異なるコードとなるように構成された異なる
コード群を使用するとともに、前記データバス上
のデータを判別することにより前記送受信された
データのコード群を検出する手段を備えたことを
特徴とするデータ送受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57214469A JPS59103448A (ja) | 1982-12-06 | 1982-12-06 | データ送受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57214469A JPS59103448A (ja) | 1982-12-06 | 1982-12-06 | データ送受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59103448A JPS59103448A (ja) | 1984-06-14 |
| JPH0444455B2 true JPH0444455B2 (ja) | 1992-07-21 |
Family
ID=16656235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57214469A Granted JPS59103448A (ja) | 1982-12-06 | 1982-12-06 | データ送受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59103448A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6162266A (ja) * | 1984-09-04 | 1986-03-31 | Fujitsu Ltd | デイジタル端末のインタフエ−ス方式 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5479609A (en) * | 1977-12-08 | 1979-06-25 | Teac Corp | Method of recording pcm signal |
| JPS54154910A (en) * | 1978-05-29 | 1979-12-06 | Matsushita Electric Works Ltd | Data transmission system |
-
1982
- 1982-12-06 JP JP57214469A patent/JPS59103448A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59103448A (ja) | 1984-06-14 |
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