JPS63231665A - バス有効利用方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 アドレスバスとデータバスを必要とする回路において、
バスの本数が増加してしまう問題を解決するため、バス
の用途を識別するための識別ビットを１ビット設けるこ
とにより、１組のバスをアドレスバスとデータバスに時
分割で共用できるようにしたものである。

〔産業上の利用分野〕

本発明はアドレスバスとデータバスの構成方式に関する
。アドレスバスとデータバスは、マイクロプロセッサを
備えた回路は勿論のこと、広くディジタル回路に使用さ
れる方向にある。特に、マイクロプロセッサは１６ビン
トが広く使用される様になって、回路内に占めるアドレ
スバス、データバスの割合が大きくなる傾向にある。例
えば８ビツトのマイクロプロセッサの場合はアドレスバ
ス１２本、データバス８本であったものが、１６ビツト
マイクロプロセソサの場合はアドレスバス２４本、デー
タバス１６本となり、バスの本数が倍増すると共にバス
接続のｒｃも倍増し、回路のハード規模も増大する。こ
のため回路のハード規模を小さく又安価にできるバス構
成方式が必要とされる。

〔従来の技術〕

従来のアドレスバスとデータバスの構成例を第３図に示
す。図中、１，１”、１″はアドレスバス、２．２’、
２’はデータバス（双方向性）、３．３”、３”はコン
トロール信号バス、１１．１３はバスドライバ、１４、
１６はバスレシーバ、１２．１５は双方向性バスドライ
バ／レシーバ、１７はアドレスデコーダ、１８はデコー
ダ出力を示し、１１〜１７は夫々ＩＣから成り立ってい
る。尚１９はコントロール部、２０〜ｎは複数の被コン
トロール部である。

図示のように、従来のアドレスバスとデータバスの構成
方式においては、アドレスバスとデータバスは全（別々
に独立して設けられているため、バスの本数が多く、そ
れに伴ってＩＣの数も多くなる傾向にある。

〔発明が解決しようとする問題点〕

従来のアドレスバス、データバスの構成方式においては
、アドレスバス、データバスが全く別々に設けられてい
るため、各バスの容量（信号本数）が多くなると、コン
トロール部と各被コントロール部間の配線量及び各被コ
ントロール部のハードウェア量も大幅に増加するという
問題が生じていた。

〔問題点を解決するための手段〕

第１図は本発明のバス有効利用方式の送信側の原理図で
ある。図において、アドレスバス１，１゜に接続された
ラッチ回路６と出力制御回路８の出力側と、データバス
２．２゛に接続されたラッチ回路７と双方向性出力制御
回路９の出力側とを、アドレス／データ兼用バス５°、
５によりバスドライバ／レシーバ回路１０に接続して受
信側に送出する。

クロック信号と書込制御信号３をラッチ回路６と７に接
続し、識別信号４を出力制御回路８と、反転回路３０を
経由して双方向性出力制御回路９に接続する。

受信側においては出力制御回路８の方向性及びアドレス
データ信号の方向が逆になる以外は第１図と同じ構成に
なる。

〔作用〕

第１図において、識別信号４の値により出力制御回路８
と双方向性出力制御回路９のゲート出力のスリーステー
ト制御を行うことにより、実際に回路間に張られたバス
をアドレスバスとして使用するかデータバスとして使用
するかを制御することが可能である。このバスセレクト
によりアドレスバスかデータバスの一方が選択され、ア
ドレス／データ兼用バス５゛により双方向性バスドライ
バ／レシーバ回路１０に接続され、アドレス／データ兼
用バス５により受信側に送信される。

面識別信号４による制御方法は、出力制御回路８．９に
公知のスリーステート制御機能を有するＩＣ回路（例え
ば７４ＬＳ２４４．２４５）を使用し、クロック信号に
同期した書込制御信号３をラッチ回路６と７に入力し、
識別信号４のレベルを“Ｈ”または“Ｌ゛に設定する。

識別信号４が“Ｈ”レベルの時は出力制御回路８の出力
がスリーステートにおけるハイインピーダンス状態に、
識別信号４が“Ｌ”レベルの時は双方向性出力制御回路
９の出力がスリーステートにおけるハイインピーダンス
状態になる様に設定すれば、識別信号４が“Ｈ”レベル
の時アドレス／データ兼用バス５，５゛はデータバスに
、識別信号４が“Ｌ”レベルの時兼用バス５．５゛はア
ドレスバスになる。

以上のように、アドレス／データ兼用バスを時分割によ
りアドレスバス又はデータバスとして使用することがで
きる。

〔実施例〕

第２図（ａ）、　　（ｂ）、　　（Ｃ）は本発明の一実
施例によるアドレスバスとデータバスの構成図、送信側
の回路図、及びそのタイムチャートを示す。

図中、１．１゛はアドレスバス、２．２’、　２”はデ
ータバス、３．３’、　３”はコントロールバス、４゜
４″、４”は識別信号、５．５’、　５”はアドレス／
データ兼用バス、２１．２６はバスセレクタ回路、２２
．２４は双方向性のバスドライバ／レシーバ、２３はバ
スドライバ、２５はパスレシーバ、２７はアドレスデコ
ーダ、２８は双方向性バッファゲート、２９はデコード
出力を示し、１９はコントロール部、２０〜ｎは複数の
被コントロール部である。

第２図（ａ）において、コントロール部１９のアドレス
バス１とデータバス２は、識別信号４により、バスセレ
クタ回路２１を構成するラッチ回路及び出力制御回路の
ゲート出力のスリーステート制御を行うことにより、ア
ドレスバスかデータバスの一方が選択され、アドレス／
データ兼用バス５゜５゛、５″にのせられ、被コントロ
ール部２０に接続される。被コントロール部のパスセレ
クタ回路２６も識別信号４＃によりコントロール部の制
御と同期して入力側のアドレス／データ兼用バスをアド
レスバスかデータバスかの一方に選択する様動作する。

被コントロール部ではアドレスデコーダ２７よりのデコ
ード出力２９により双方向性バッファゲート２８を制御
する。被コントロール部は２０〜ｎまであるため、コン
トロール部１９及び被コントロール部２０−ｎのバスド
ライバ／レシーバ２２．２４の個数及ヒコントロール部
１９と被コントロール部２０〜ｎの間のバスの本数を大
幅に削減出来る。

第２図（ｂ）はアドレスバス、データバスが共に８ビツ
トの場合の回路図の例で、使用ＩＣの型格は７ｄＬＳシ
リーズであるが、同様な機能を持つ他のものと置変え可
能である。図において、７．７′は書込用と続出用のラ
ッチ回路を示し、訊９，１０と共にスリーステート機能
を有するＩＣ回路からなり、夫々図示の端子記号を有し
、各端子間は図のようにバスで接続されている。

第２図（ｃ）は上記回路図における書込／読出１サイク
ル分のタイムチャートを示し、クロック信号、書込制御
信号３と識別信号４の“Ｈ”又は“Ｌ”により、アドレ
ス／データ兼用バス５が書込アドレス、書込データ、続
出アドレス、続出データに時分割で使用される状態を示
している。なおタイムチャートの＊印の線はスリーステ
ートの。

ハイインピーダンス状態を示す。

〔発明の効果〕

本発明によれば、コントロール部及び被コントロール部
におけるバスドライバ、バスレシーバ部のハードウェア
及びコントロール部と被コントロール部間のバス本数を
大幅に削減出来るので、信軟性の高く安価なシステムを
構成することができる効果がある。

【図面の簡単な説明】

第１図は本発明の原理図（送信側）で、第２図（ａ）、
　　（ｂ）、　　（ｃ）は本発明の実施例の構成図、回
路図（送信側）及びそのタイムチャート、第３図は従来
例の構成図を示す。 図中、■、１″、１″はアドレスバス、２．２’、　２
”はデータバス、３，３°、３″はコントロールバス、
４．４”、４＃は識別信号、５．５’、　５“はアドレ
ス／データ兼用バス、６，７はラッチ回路、８は出力制
御回路、９は双方向性出力制御回路、１０．１２゜１５
、２２．２４は双方向性バスドライバ／レシーバ回路、
１１．１３．２３はバスドライバ、１４．１６．２５は
バスレシーバ、１７．２７はアドレスデコーダ、１８．
２９はデコード出力、２１．２６はパスセレクタ回路、
２日は双方向性バッファゲート、３０は反転回路を示す
。 また１９はコントロール部、２０〜ｎは複数の被コント
ロール部を示す。

Claims (1)

1. 【特許請求の範囲】 コントロール部と複数の被コントロール部とから構成さ
   れる装置間バス配線方法において、複数のアドレスバス
   （１、１′）と複数のデータバス（２、２′）とを有し
   、識別信号（４）をアドレスバスとデータバスの出力制
   御回路（８、９）に与えることにより、 上記複数のアドレスバス（１、１′）と上記複数のデー
   タバス（２、２′）との出力側を、複数のアドレス／デ
   ータ兼用バス（５、５′）で時分割に共用することを特
   徴とするバス有効利用方式。