JPH0444847B2 - - Google Patents
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- JPH0444847B2 JPH0444847B2 JP59201392A JP20139284A JPH0444847B2 JP H0444847 B2 JPH0444847 B2 JP H0444847B2 JP 59201392 A JP59201392 A JP 59201392A JP 20139284 A JP20139284 A JP 20139284A JP H0444847 B2 JPH0444847 B2 JP H0444847B2
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- pairs
- transistor
- coupled
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6257—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/6257—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means
- H03K17/6264—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means using current steering means
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、マルチプレクサに関するものであ
り、より詳細に述べれば、高速半導体マルチプレ
クサに関するものである。
り、より詳細に述べれば、高速半導体マルチプレ
クサに関するものである。
(2) 発明の背景と問題点
先行技術によるマルチプレクサは、機械的リレ
ーを利用して種々の入力源を選択してきた。機械
的リレーは、比較的高い故障率を示す。従つて、
入力源数、よつてリレー数が増加するのに比例し
てこのようなマルチプレクサの信頼度は低減す
る。
ーを利用して種々の入力源を選択してきた。機械
的リレーは、比較的高い故障率を示す。従つて、
入力源数、よつてリレー数が増加するのに比例し
てこのようなマルチプレクサの信頼度は低減す
る。
先行技術によるマルチプレクサはまた、直列の
スイツチ装置と、およびアースに分岐しているス
イツチ装置とから成る半導体チツプを種々の入力
源を選択をするのに利用してきた。このようなマ
ルチプレクサの回路内の分布コンデンサーによ
り、選択された入力源の出力は、選択されなかつ
た入力源からの信号によつて干渉される。
スイツチ装置と、およびアースに分岐しているス
イツチ装置とから成る半導体チツプを種々の入力
源を選択をするのに利用してきた。このようなマ
ルチプレクサの回路内の分布コンデンサーによ
り、選択された入力源の出力は、選択されなかつ
た入力源からの信号によつて干渉される。
従つて、有効に供給されうる入力源数は、この
ように生じた漏話によつて制限されることにな
る。更に、このようなマルチプレクサの入力源数
および構成要素が増大すると、周波数応答は減勢
し、かつ電力消費が増大する。
ように生じた漏話によつて制限されることにな
る。更に、このようなマルチプレクサの入力源数
および構成要素が増大すると、周波数応答は減勢
し、かつ電力消費が増大する。
従つて、迅速に応答し、しかも漏話を生ずるこ
となく多数の入力源を確実に提供できるマルチプ
レクサが必要とされている。
となく多数の入力源を確実に提供できるマルチプ
レクサが必要とされている。
(3) 発明の目的
本発明は、夫々が高電圧入力源と低電圧入力源
とから構成された複数の入力源から複数対の入力
信号を受信し、かつ一対またはそれ以上の選択さ
れた対の入力信号を出力するマルチプレクサを提
供することを目的としている。
とから構成された複数の入力源から複数対の入力
信号を受信し、かつ一対またはそれ以上の選択さ
れた対の入力信号を出力するマルチプレクサを提
供することを目的としている。
(4) 発明の構成
入力信号の電圧は、所定の範囲内で降下する。
本発明によるマルチプレクサは、各対のトランジ
スタのベースが前記入力源の一つの高電圧源およ
び低電圧源に夫々結合している第１の複数対のト
ランジスタを備えた装置から構成されている。前
記装置は、更に、前記第１の複数対のトランジス
タの各トランジスタのコレクタに所定の電圧を印
加する手段を備えている。複数対のダイオードが
前記第１の複数対のトランジスタに夫々結合され
ており、各対のダイオードのアノードが前記第１
の複数対のトランジスタの対応対のトランジスタ
のエミツタに夫々結合されるようになつている。
第２の複数対のトランジスタは、夫々、前記第１
の複数対のトランジスタに夫々結合されており、
前記第２の複数対のトランジスタの各対のトラン
ジスタのコレクタは、前記第１の複数対のトラン
ジスタの対応対のトランジスタのエミツタに夫々
結合されるようになつている。第２の複数のトラ
ンジスタの各トランジスタのコレクタは、前記ダ
イオードのアノードに結合されており、前記ダイ
オードの前記アノードには第１の複数対のトラン
ジスタの対応するトランジスタが結合されてい
る。前記装置は、更に、第２の複数対のトランジ
スタの選択された一対のトランジスタのベースに
所定の電圧を印加する手段と、および前記選択さ
れた対のトランジスタのエミツタに所定の電流を
印加する手段とを備えている。第３の複数対のト
ランジスタは、第１の複数対のトランジスタに
夫々結合されており、第３の複数対のトランジス
タの各対のトランジスタのエミツタが第１の複数
対のトランジスタの対応対のトランジスタのエミ
ツタに夫々結合されるようになつている。第３の
複数対のトランジスタの各トランジスタのエミツ
タは、前記ダイオードのアノードに結合されてお
り、前記ダイオードの前記アノードには第１の複
数対のトランジスタの対応するトランジスタが結
合されている。第３の複数対のトランジスタの各
トランジスタのコレクタに所定の電圧を印加し、
かつ第３の複数対のトランジスタの選択された一
対のトランジスタのベースに所定の電圧を印加す
る手段が備えられている。第１の出力トランジス
タのベースは、各対のダイオードの一方のダイオ
ードのカソードに結合されており、第２の出力ト
ランジスタのベースは各対のダイオードのもう一
方のダイオードのカソードに結合されている。第
１の出力トランジスタのコレクタに所定の電圧を
印加する手段が第２の出力トランジスタのコレク
タに所定の電圧を印加する手段と共に用いられて
いる。前記装置は、また、各ダイオードのカソー
ドに結合され、第２の複数対のトランジスタの選
択された対のトランジスタのエミツタに印加され
た所定の電流の所定の比率の電流をこの選択され
た対のトランジスタに結合された上記対のダイオ
ードを介してシンクする手段も備えている。
本発明によるマルチプレクサは、各対のトランジ
スタのベースが前記入力源の一つの高電圧源およ
び低電圧源に夫々結合している第１の複数対のト
ランジスタを備えた装置から構成されている。前
記装置は、更に、前記第１の複数対のトランジス
タの各トランジスタのコレクタに所定の電圧を印
加する手段を備えている。複数対のダイオードが
前記第１の複数対のトランジスタに夫々結合され
ており、各対のダイオードのアノードが前記第１
の複数対のトランジスタの対応対のトランジスタ
のエミツタに夫々結合されるようになつている。
第２の複数対のトランジスタは、夫々、前記第１
の複数対のトランジスタに夫々結合されており、
前記第２の複数対のトランジスタの各対のトラン
ジスタのコレクタは、前記第１の複数対のトラン
ジスタの対応対のトランジスタのエミツタに夫々
結合されるようになつている。第２の複数のトラ
ンジスタの各トランジスタのコレクタは、前記ダ
イオードのアノードに結合されており、前記ダイ
オードの前記アノードには第１の複数対のトラン
ジスタの対応するトランジスタが結合されてい
る。前記装置は、更に、第２の複数対のトランジ
スタの選択された一対のトランジスタのベースに
所定の電圧を印加する手段と、および前記選択さ
れた対のトランジスタのエミツタに所定の電流を
印加する手段とを備えている。第３の複数対のト
ランジスタは、第１の複数対のトランジスタに
夫々結合されており、第３の複数対のトランジス
タの各対のトランジスタのエミツタが第１の複数
対のトランジスタの対応対のトランジスタのエミ
ツタに夫々結合されるようになつている。第３の
複数対のトランジスタの各トランジスタのエミツ
タは、前記ダイオードのアノードに結合されてお
り、前記ダイオードの前記アノードには第１の複
数対のトランジスタの対応するトランジスタが結
合されている。第３の複数対のトランジスタの各
トランジスタのコレクタに所定の電圧を印加し、
かつ第３の複数対のトランジスタの選択された一
対のトランジスタのベースに所定の電圧を印加す
る手段が備えられている。第１の出力トランジス
タのベースは、各対のダイオードの一方のダイオ
ードのカソードに結合されており、第２の出力ト
ランジスタのベースは各対のダイオードのもう一
方のダイオードのカソードに結合されている。第
１の出力トランジスタのコレクタに所定の電圧を
印加する手段が第２の出力トランジスタのコレク
タに所定の電圧を印加する手段と共に用いられて
いる。前記装置は、また、各ダイオードのカソー
ドに結合され、第２の複数対のトランジスタの選
択された対のトランジスタのエミツタに印加され
た所定の電流の所定の比率の電流をこの選択され
た対のトランジスタに結合された上記対のダイオ
ードを介してシンクする手段も備えている。
動作に際し、第３の複数対のトランジスタは、
対応するダイオードのアノードに所定の電圧を印
加することによつて選択されなかつた入力信号の
出力を阻止する。第２の複数対のトランジスタ
は、第１の複数対のトランジスタの対応するトラ
ンジスタのエミツタ、および対応するダイオード
のアノードに電流を印加することによつて出力ト
ランジスタのエミツタに選択された入力信号を出
力させる。
対応するダイオードのアノードに所定の電圧を印
加することによつて選択されなかつた入力信号の
出力を阻止する。第２の複数対のトランジスタ
は、第１の複数対のトランジスタの対応するトラ
ンジスタのエミツタ、および対応するダイオード
のアノードに電流を印加することによつて出力ト
ランジスタのエミツタに選択された入力信号を出
力させる。
本発明は、また、夫々が単一の入力信号のみを
発生する複数の入力源から複数の入力信号を受信
し、かつ一つまたはそれ以上の選択された入力信
号を出力するマルチプレクサも提供するものであ
る。この本発明の実施例の構成および動作は、上
記の構成および動作と類似しており、通常上記複
数対の構成要素は別個のものと置換される。
発生する複数の入力源から複数の入力信号を受信
し、かつ一つまたはそれ以上の選択された入力信
号を出力するマルチプレクサも提供するものであ
る。この本発明の実施例の構成および動作は、上
記の構成および動作と類似しており、通常上記複
数対の構成要素は別個のものと置換される。
本発明の良好な実施例においては、ダイオード
を介してシンクされる所定の電流の所定の比率は
ほぼ１／２である。選択されたトランジスタに印
加される電流のこの比率をシンクすることによつ
て迅速な周波数応答が得られる。
を介してシンクされる所定の電流の所定の比率は
ほぼ１／２である。選択されたトランジスタに印
加される電流のこの比率をシンクすることによつ
て迅速な周波数応答が得られる。
本発明によつて、浮遊容量および構成要素の容
量が低減される。固有残留回路容量が非常に高い
率で充電され、増大された帯域巾の可能出力を生
ずる。本発明は、低電力回路と比較的少ない構成
要素ですみ、信頼度の損失、周波数応答の低減、
および漏話の発生もなく、多数の入力源と共に使
用することができる。
量が低減される。固有残留回路容量が非常に高い
率で充電され、増大された帯域巾の可能出力を生
ずる。本発明は、低電力回路と比較的少ない構成
要素ですみ、信頼度の損失、周波数応答の低減、
および漏話の発生もなく、多数の入力源と共に使
用することができる。
(5) 良好な実施例についての説明
本発明は、種々の入力電圧源を選択し、前記選
択に対応する出力を発生するマルチプレクサを提
供するものである。第１図では、電源１１が高電
圧源１１ａおよび低電圧源１１ｂによつて構成さ
れているが、そこで高電圧源１１ａによつて発生
される電圧は、少くとも低電圧源１１ｂによつて
発生される電圧程度となつている。トランジスタ
２０のベースは高電圧源１１ａに結合されてお
り、トランジスタ２１のベースは低電圧源１１ｂ
に結合されている。同様に、電圧源１２から１９
は、高電圧源１２ａから１９ａおよび低電圧源１
２ｂから１９ｂによつて夫々構成されている。ト
ランジスタ２２，２４，２６，２８，３０，３
２，３４および３６のベースは、高電圧源１２
ａ，１３ａ，１４ａ，１５ａ，１６ａ，１７ａ，
１８ａおよび１９ａに夫々結合されている。トラ
ンジスタ２１，２３，２５，２７，２９，３１，
３３，３５および３７のベースは、低電圧源１２
ｂ，１３ｂ，１４ｂ，１５ｂ，１６ｂ，１７ｂ，
１８ｂおよび１９ｂに夫々結合されている。トラ
ンジスタ２０−３７のコレクタは、電圧源９１に
結合されている。トランジスタ４０のコレクタ
は、トランジスタ２０のエミツタに結合されてお
り、トランジスタ４１のコレクタはトランジスタ
２１のエミツタに結合されている。この態様で、
トランジスタ４０および４１は、トランジスタ１
１と関連するトランジスタ２０および２１に夫々
結合されている。トランジスタ４０および４１の
ベースは結合されており、トランジスタ４０のベ
ースはスイツチ装置６０に結合されている。トラ
ンジスタ４０および４１のエミツタは、スイツチ
装置６０に結合されている。同様に、トランジス
タ４３のベースは、トランジスタ４２のベースに
結合されており、トランジスタ４２のベースおよ
びトランジスタ４２ならびに４３のエミツタはス
イツチ装置６０に結合されている。トランジスタ
４２および４３のコレクタは電圧源１２と関連す
るトランジスタ２２および２３のエミツタに夫々
結合されている。
択に対応する出力を発生するマルチプレクサを提
供するものである。第１図では、電源１１が高電
圧源１１ａおよび低電圧源１１ｂによつて構成さ
れているが、そこで高電圧源１１ａによつて発生
される電圧は、少くとも低電圧源１１ｂによつて
発生される電圧程度となつている。トランジスタ
２０のベースは高電圧源１１ａに結合されてお
り、トランジスタ２１のベースは低電圧源１１ｂ
に結合されている。同様に、電圧源１２から１９
は、高電圧源１２ａから１９ａおよび低電圧源１
２ｂから１９ｂによつて夫々構成されている。ト
ランジスタ２２，２４，２６，２８，３０，３
２，３４および３６のベースは、高電圧源１２
ａ，１３ａ，１４ａ，１５ａ，１６ａ，１７ａ，
１８ａおよび１９ａに夫々結合されている。トラ
ンジスタ２１，２３，２５，２７，２９，３１，
３３，３５および３７のベースは、低電圧源１２
ｂ，１３ｂ，１４ｂ，１５ｂ，１６ｂ，１７ｂ，
１８ｂおよび１９ｂに夫々結合されている。トラ
ンジスタ２０−３７のコレクタは、電圧源９１に
結合されている。トランジスタ４０のコレクタ
は、トランジスタ２０のエミツタに結合されてお
り、トランジスタ４１のコレクタはトランジスタ
２１のエミツタに結合されている。この態様で、
トランジスタ４０および４１は、トランジスタ１
１と関連するトランジスタ２０および２１に夫々
結合されている。トランジスタ４０および４１の
ベースは結合されており、トランジスタ４０のベ
ースはスイツチ装置６０に結合されている。トラ
ンジスタ４０および４１のエミツタは、スイツチ
装置６０に結合されている。同様に、トランジス
タ４３のベースは、トランジスタ４２のベースに
結合されており、トランジスタ４２のベースおよ
びトランジスタ４２ならびに４３のエミツタはス
イツチ装置６０に結合されている。トランジスタ
４２および４３のコレクタは電圧源１２と関連す
るトランジスタ２２および２３のエミツタに夫々
結合されている。
トランジスタ４４−５７は対になつており、類
似の態様で結合されているが、前記トランジスタ
の各対はスイツチ装置６０および対応する電圧電
流源と関連するトランジスタに結合されている。
スイツチ装置６０は、電流源６１および電圧源６
２に結合されている。スイツチ装置６０によつ
て、所定の電圧をトランジスタ４０−５７の選択
された対のベースに印加し、かつ所定の電流を前
記の選択された対のエミツタに印加することがで
きる。
似の態様で結合されているが、前記トランジスタ
の各対はスイツチ装置６０および対応する電圧電
流源と関連するトランジスタに結合されている。
スイツチ装置６０は、電流源６１および電圧源６
２に結合されている。スイツチ装置６０によつ
て、所定の電圧をトランジスタ４０−５７の選択
された対のベースに印加し、かつ所定の電流を前
記の選択された対のエミツタに印加することがで
きる。
トランジスタ７１のベースはトランジスタ７０
のベースに結合されており、トランジスタ７０の
ベースは、スイツチ装置９０に結合されている。
トランジスタ７０および７１のコレクタは、電圧
源９１に結合されている。トランジスタ７０およ
び７１のエミツタは、電圧源１１と関連するトラ
ンジスタ２０および２１のエミツタに夫々結合さ
れている。同様に、トランジスタ７３のベース
は、トランジスタ７２のベースに結合されてお
り、トランジスタ７２のベースはスイツチ装置９
０に結合されている。トランジスタ７２および７
３のコレクタは、電圧源９１に結合されている。
トランジスタ７２および７３のエミツタは電圧源
１２と関連するトランジスタ２２および２３のエ
ミツタと夫々結合されている。トランジスタ７４
−８７は対になつており、類似の態様で結合され
ており、前記トランジスタの各対は、電圧源９
１、スイツチ装置９０および対応する電圧源と関
連するトランジスタに結合されている。スイツチ
装置９０は、電圧源９２に結合されている。スイ
ツチ装置９０によつて、所定の電圧をトランジス
タ７０−８７の選択された対のベースに印加する
ことができる。
のベースに結合されており、トランジスタ７０の
ベースは、スイツチ装置９０に結合されている。
トランジスタ７０および７１のコレクタは、電圧
源９１に結合されている。トランジスタ７０およ
び７１のエミツタは、電圧源１１と関連するトラ
ンジスタ２０および２１のエミツタに夫々結合さ
れている。同様に、トランジスタ７３のベース
は、トランジスタ７２のベースに結合されてお
り、トランジスタ７２のベースはスイツチ装置９
０に結合されている。トランジスタ７２および７
３のコレクタは、電圧源９１に結合されている。
トランジスタ７２および７３のエミツタは電圧源
１２と関連するトランジスタ２２および２３のエ
ミツタと夫々結合されている。トランジスタ７４
−８７は対になつており、類似の態様で結合され
ており、前記トランジスタの各対は、電圧源９
１、スイツチ装置９０および対応する電圧源と関
連するトランジスタに結合されている。スイツチ
装置９０は、電圧源９２に結合されている。スイ
ツチ装置９０によつて、所定の電圧をトランジス
タ７０−８７の選択された対のベースに印加する
ことができる。
ダイオード１００のアノードはトランジスタ４
０のコレクタ、およびトランジスタ７０のエミツ
タに結合されている。ダイオード１００のアノー
ド、トランジスタ２０のエミツタ、トランジスタ
４０のコレクタおよびトランジスタ７０のエミツ
タは、接続点１３０に夫々結合されているのが望
ましい。ダイオード１００のカソードは、トラン
ジスタ１２０のベースに結合されている。ダイオ
ード１０１のアノードは、トランジスタ４１のコ
レクタ、およびトランジスタ７１のエミツタに結
合されている。ダイオード１０１のアノード、ト
ランジスタ２１のエミツタ、トランジスタ４１の
コレクタおよびトランジスタ７１のエミツタは、
夫々、接続点１３１に結合されているのが望まし
い。ダイオード１０１のカソードは、トランジス
タ１２１のベースに結合されている。この態様
で、ダイオード１００および１０１は、電圧源１
１と関連している。ダイオード１０２−１１７
は、類似の態様で結合されている。すなわち、ダ
イオード１０２−１１７のアノードは、トランジ
スタ４２−５７のコレクタに夫々結合されてお
り、かつトランジスタ７２−８７のエミツタに
夫々結合されている。ダイオード１０２−１１７
のアノード、トランジスタ２２−３７のエミツ
タ、トランジスタ４２−５７のコレクタおよびト
ランジスタ７２−８７のエミツタは、夫々、接続
点１３２−１４７に各々結合されている。ダイオ
ード１０２，１０４，１０６，１０８，１１０，
１１２，１１４および１１６のカソードは、トラ
ンジスタ１２０のベースに結合されている。ダイ
オード１０３，１０５，１０７，１０９，１１
１，１１３，１１５および１１７のカソードは、
トランジスタ１２１のベースに結合されている。
この態様で、ダイオード１０２−１１７の一対
は、電圧源１２−１９の夫々と関連している。
０のコレクタ、およびトランジスタ７０のエミツ
タに結合されている。ダイオード１００のアノー
ド、トランジスタ２０のエミツタ、トランジスタ
４０のコレクタおよびトランジスタ７０のエミツ
タは、接続点１３０に夫々結合されているのが望
ましい。ダイオード１００のカソードは、トラン
ジスタ１２０のベースに結合されている。ダイオ
ード１０１のアノードは、トランジスタ４１のコ
レクタ、およびトランジスタ７１のエミツタに結
合されている。ダイオード１０１のアノード、ト
ランジスタ２１のエミツタ、トランジスタ４１の
コレクタおよびトランジスタ７１のエミツタは、
夫々、接続点１３１に結合されているのが望まし
い。ダイオード１０１のカソードは、トランジス
タ１２１のベースに結合されている。この態様
で、ダイオード１００および１０１は、電圧源１
１と関連している。ダイオード１０２−１１７
は、類似の態様で結合されている。すなわち、ダ
イオード１０２−１１７のアノードは、トランジ
スタ４２−５７のコレクタに夫々結合されてお
り、かつトランジスタ７２−８７のエミツタに
夫々結合されている。ダイオード１０２−１１７
のアノード、トランジスタ２２−３７のエミツ
タ、トランジスタ４２−５７のコレクタおよびト
ランジスタ７２−８７のエミツタは、夫々、接続
点１３２−１４７に各々結合されている。ダイオ
ード１０２，１０４，１０６，１０８，１１０，
１１２，１１４および１１６のカソードは、トラ
ンジスタ１２０のベースに結合されている。ダイ
オード１０３，１０５，１０７，１０９，１１
１，１１３，１１５および１１７のカソードは、
トランジスタ１２１のベースに結合されている。
この態様で、ダイオード１０２−１１７の一対
は、電圧源１２−１９の夫々と関連している。
トランジスタ１２０のコレクタは、電圧源１５
０に結合されている。トランジスタ１２１のコレ
クタは、電圧源１５１に結合されている。電流シ
ンク１５２は、トランジスタ１２０のベースとダ
イオード１００，１０２，１０４，１０６，１０
８，１１０，１１２，１１４および１１６のカソ
ード間で結合されている。電流シンク１５２は、
また、トランジスタ１２１のベースとダイオード
１０１，１０３，１０５，１０７，１０９，１１
１，１１３，１１５および１１７のカソード間に
も結合されている。電流シンク１５２によつて、
選択された対のトランジスタ４０−５７に印加さ
れる電流の所定の比率の電流がダイオード１００
−１１７の対応する対を介して分流される。残余
電流は、トランジスタ２０−３７の対応する対の
エミツタへ流れる。前記所定の比率はほぼ１／２
が望ましい。
０に結合されている。トランジスタ１２１のコレ
クタは、電圧源１５１に結合されている。電流シ
ンク１５２は、トランジスタ１２０のベースとダ
イオード１００，１０２，１０４，１０６，１０
８，１１０，１１２，１１４および１１６のカソ
ード間で結合されている。電流シンク１５２は、
また、トランジスタ１２１のベースとダイオード
１０１，１０３，１０５，１０７，１０９，１１
１，１１３，１１５および１１７のカソード間に
も結合されている。電流シンク１５２によつて、
選択された対のトランジスタ４０−５７に印加さ
れる電流の所定の比率の電流がダイオード１００
−１１７の対応する対を介して分流される。残余
電流は、トランジスタ２０−３７の対応する対の
エミツタへ流れる。前記所定の比率はほぼ１／２
が望ましい。
負荷１５４は、トランジスタ１２０および１２
１のエミツタに結合されている。負荷１５４を駆
動するのに十分な電流シンク１５５が負荷１５４
とトランジスタ１２０ならびに１２１のエミツタ
との間で結合されている。
１のエミツタに結合されている。負荷１５４を駆
動するのに十分な電流シンク１５５が負荷１５４
とトランジスタ１２０ならびに１２１のエミツタ
との間で結合されている。
動作に際し、入力電圧源１１−１９の夫々によ
つて高入力電圧および低入力電圧が供給される。
これらの入力電圧は、殆んど損失することなく、
−VIからVIの範囲内の電圧となつている。但し、
VIは、一定の、しかし任意の、正電圧である。
入力電圧源１１−１９のうちの一つ、例えば入力
源１３が選択され、その高低入力電圧を出力させ
る。このためには、スイツチ装置６０によつて、
VIより正の電圧が電圧源６２によつてトランジ
スタ４０−５７の対のベースに印加され、前記ト
ランジスタ４０−５７のコレクタはトランジスタ
２０−３７の対のエミツタに夫々結合され、前記
トランジスタ２０−３７のベースは選択された入
力源の高電圧入力源および低電圧入力源に夫々結
合される。この場合、トランジスタ２４および２
５の対のベースは、入力源１３の高電圧入力源お
よび低電圧入力源１３ａおよび１３ｂに夫々結合
される。従つて、VIより正の電圧がスイツチ機
構６０を介し、電圧源６２によつてトランジスタ
４４および４５の対のベースに印加され、前記ト
ランジスタ４４および４５のコレクタはトランジ
スタ２４および２５の対のエミツタに夫々結合さ
れる。
つて高入力電圧および低入力電圧が供給される。
これらの入力電圧は、殆んど損失することなく、
−VIからVIの範囲内の電圧となつている。但し、
VIは、一定の、しかし任意の、正電圧である。
入力電圧源１１−１９のうちの一つ、例えば入力
源１３が選択され、その高低入力電圧を出力させ
る。このためには、スイツチ装置６０によつて、
VIより正の電圧が電圧源６２によつてトランジ
スタ４０−５７の対のベースに印加され、前記ト
ランジスタ４０−５７のコレクタはトランジスタ
２０−３７の対のエミツタに夫々結合され、前記
トランジスタ２０−３７のベースは選択された入
力源の高電圧入力源および低電圧入力源に夫々結
合される。この場合、トランジスタ２４および２
５の対のベースは、入力源１３の高電圧入力源お
よび低電圧入力源１３ａおよび１３ｂに夫々結合
される。従つて、VIより正の電圧がスイツチ機
構６０を介し、電圧源６２によつてトランジスタ
４４および４５の対のベースに印加され、前記ト
ランジスタ４４および４５のコレクタはトランジ
スタ２４および２５の対のエミツタに夫々結合さ
れる。
また、スイツチ装置６０によつて、電流源６１
によつて印加された電流は、トランジスタ４０−
５７の前記対のエミツタに印加され、前記トラン
ジスタ４０−５７前記対のベースにはVIより正
の電圧が印加される。この場合、電流はトランジ
スタ４４および４５の対のエミツタに印加され
る。この印加される電流の大きさは、分布回路お
よび装置の容量とを含む所定の要件によつて決ま
る。
によつて印加された電流は、トランジスタ４０−
５７の前記対のエミツタに印加され、前記トラン
ジスタ４０−５７前記対のベースにはVIより正
の電圧が印加される。この場合、電流はトランジ
スタ４４および４５の対のエミツタに印加され
る。この印加される電流の大きさは、分布回路お
よび装置の容量とを含む所定の要件によつて決ま
る。
−VIよりも負の電圧は、電圧源９１によつて
トランジスタ２０−３７のコレクタおよびトラン
ジスタ７０−８７のコレクタに印加される。
トランジスタ２０−３７のコレクタおよびトラン
ジスタ７０−８７のコレクタに印加される。
スイツチ装置９０を介して、VIよりも正の電
圧が電圧源９２によつてトランジスタ７０−８７
の対のベースに印加され、トランジスタ７０−８
７の対のエミツタはトランジスタ２０−３７の対
のエミツタに夫々結合され、前記トランジスタ２
０−３７の対のベースは選択された入力源の高電
圧源および低電圧源に夫々結合される。この場
合、トランジスタ２４および２５の対は、上記の
如く、電圧源１３に結合される。従つて、VIよ
りも正の電圧が、スイツチ装置９０を介して電圧
源９２によりトランジスタ７４および７５の対の
ベースに印加され、前記トランジスタ７４および
７５の対のエミツタはトランジスタ２４および２
５の対のエミツタに夫々結合される。このように
して、トランジスタ７４および７５の対はオフと
なり、電圧源９２からトランジスタ７０−７３お
よび７６−８７のベースに電圧が印加されること
はないので、これらのトランジスタはオンとな
る。従つて、トランジスタ７０−７３および７６
−８７のエミツタに夫々結合されているトランジ
スタ２０−２３および２６−３７のエミツタは、
ほぼ電圧源９１によつてトランジスタ７０−８７
のコレクタに印加される−VIよりも負の電圧と
なる。
圧が電圧源９２によつてトランジスタ７０−８７
の対のベースに印加され、トランジスタ７０−８
７の対のエミツタはトランジスタ２０−３７の対
のエミツタに夫々結合され、前記トランジスタ２
０−３７の対のベースは選択された入力源の高電
圧源および低電圧源に夫々結合される。この場
合、トランジスタ２４および２５の対は、上記の
如く、電圧源１３に結合される。従つて、VIよ
りも正の電圧が、スイツチ装置９０を介して電圧
源９２によりトランジスタ７４および７５の対の
ベースに印加され、前記トランジスタ７４および
７５の対のエミツタはトランジスタ２４および２
５の対のエミツタに夫々結合される。このように
して、トランジスタ７４および７５の対はオフと
なり、電圧源９２からトランジスタ７０−７３お
よび７６−８７のベースに電圧が印加されること
はないので、これらのトランジスタはオンとな
る。従つて、トランジスタ７０−７３および７６
−８７のエミツタに夫々結合されているトランジ
スタ２０−２３および２６−３７のエミツタは、
ほぼ電圧源９１によつてトランジスタ７０−８７
のコレクタに印加される−VIよりも負の電圧と
なる。
トランジスタ７０−７３および７６−８７のエ
ミツタに夫々結合されているダイオード１００−
１０３および１０６−１１７のアノードも、ほぼ
電圧源９１によつてトランジスタ７０−８７のコ
レクタに印加された−VIよりも負の電圧となる。
トランジスタ４４および４５のコレクタから流れ
る電流の所定の比率の電流はトランジスタ２４お
よび２５のエミツタに流れる。従つて、トランジ
スタ２４および２５はエミツタのフオロアーとし
て機能する。すなわち、エミツタに現われる電圧
は、夫々高電圧入力源１３ａおよび低電圧入力源
１３ｂによつてトランジスタ２４および２５のベ
ースに印加される電圧に夫々追従する。トランジ
スタ２４および２５のエミツタの電圧は、ダイオ
ード１０４および１０５のアノードに夫々現われ
る。トランジスタ２４および２５のベースの電圧
は、ダイオード１０４および１０５のカソードに
夫々現われる。電流はダイオード１０４および１
０５を介して電流シンク１５２に流れる。電流シ
ンク１５２は、ダイオード１０４および１０５を
介して流れる電流が、夫々、トランジスタ４４お
よび４５のコレクタを介して流れる電流のほぼ1/
２となるのが望ましい。−VIおよびVI間のダイオ
ード１０４のカソードの電圧は、ダイオード１０
０，１０２，１０６，１０８，１１０，１１２，
１１４および１１６のカソードに現われる。ダイ
オード１００，１０２，１０６，１０８，１１
０，１１２，１１４および１１６のアノードの電
圧は−VIよりも負となるので、これらのダイオ
ードのアノードおよびカソード間の電圧差は負と
なり、電流はそこを流れない。同様に−VIおよ
びVI間のダイオード１０５のカソードの電圧は、
ダイオード１０１，１０３，１０７，１０９，１
１１，１１３，１１５および１１７のカソードに
現われる。ダイオード１０１，１０３，１０７，
１０９，１１１，１１３，１１５および１１７の
アノードの電圧は−VIよりも負となるのでこれ
らのダイオードのアノードおよびカソード間の電
圧差は負となり、電流はそこを流れない。従つ
て、電圧源１１，１２および１４−１９からの入
力信号はダイオード１００−１０３および１０６
−１１７によつて阻止される。
ミツタに夫々結合されているダイオード１００−
１０３および１０６−１１７のアノードも、ほぼ
電圧源９１によつてトランジスタ７０−８７のコ
レクタに印加された−VIよりも負の電圧となる。
トランジスタ４４および４５のコレクタから流れ
る電流の所定の比率の電流はトランジスタ２４お
よび２５のエミツタに流れる。従つて、トランジ
スタ２４および２５はエミツタのフオロアーとし
て機能する。すなわち、エミツタに現われる電圧
は、夫々高電圧入力源１３ａおよび低電圧入力源
１３ｂによつてトランジスタ２４および２５のベ
ースに印加される電圧に夫々追従する。トランジ
スタ２４および２５のエミツタの電圧は、ダイオ
ード１０４および１０５のアノードに夫々現われ
る。トランジスタ２４および２５のベースの電圧
は、ダイオード１０４および１０５のカソードに
夫々現われる。電流はダイオード１０４および１
０５を介して電流シンク１５２に流れる。電流シ
ンク１５２は、ダイオード１０４および１０５を
介して流れる電流が、夫々、トランジスタ４４お
よび４５のコレクタを介して流れる電流のほぼ1/
２となるのが望ましい。−VIおよびVI間のダイオ
ード１０４のカソードの電圧は、ダイオード１０
０，１０２，１０６，１０８，１１０，１１２，
１１４および１１６のカソードに現われる。ダイ
オード１００，１０２，１０６，１０８，１１
０，１１２，１１４および１１６のアノードの電
圧は−VIよりも負となるので、これらのダイオ
ードのアノードおよびカソード間の電圧差は負と
なり、電流はそこを流れない。同様に−VIおよ
びVI間のダイオード１０５のカソードの電圧は、
ダイオード１０１，１０３，１０７，１０９，１
１１，１１３，１１５および１１７のカソードに
現われる。ダイオード１０１，１０３，１０７，
１０９，１１１，１１３，１１５および１１７の
アノードの電圧は−VIよりも負となるのでこれ
らのダイオードのアノードおよびカソード間の電
圧差は負となり、電流はそこを流れない。従つ
て、電圧源１１，１２および１４−１９からの入
力信号はダイオード１００−１０３および１０６
−１１７によつて阻止される。
VIよりも正の電圧が電圧源１５０によつてト
ランジスタ１２０のコレクタに印加され、VIよ
りも正の電圧が電圧源１５１によつてトランジス
タ１２１のコレクタに印加される。従つて、トラ
ンジスタ１２０および１２１はエミツタのフオロ
アーとして機能する。すなわち、トランジスタ１
２０および１２１のエミツタに現われる電圧は、
夫々ダイオード１０４および１０５を介してトラ
ンジスタ１２０および１２１のベースに印加され
る電圧に夫々追従する。この態様で、トランジス
タ１２０および１２１のエミツタは、高電圧入力
源１３ａおよび低電圧入力源１３ｂの入力電圧に
夫々追従する。
ランジスタ１２０のコレクタに印加され、VIよ
りも正の電圧が電圧源１５１によつてトランジス
タ１２１のコレクタに印加される。従つて、トラ
ンジスタ１２０および１２１はエミツタのフオロ
アーとして機能する。すなわち、トランジスタ１
２０および１２１のエミツタに現われる電圧は、
夫々ダイオード１０４および１０５を介してトラ
ンジスタ１２０および１２１のベースに印加され
る電圧に夫々追従する。この態様で、トランジス
タ１２０および１２１のエミツタは、高電圧入力
源１３ａおよび低電圧入力源１３ｂの入力電圧に
夫々追従する。
トランジスタ１２０および１２１のエミツタに
結合された負荷１５４は、前記負荷１５４と前記
トランジスタ１２０ならびに１２１のエミツタと
の間で結合されている電流シンク１５５によつて
駆動される。
結合された負荷１５４は、前記負荷１５４と前記
トランジスタ１２０ならびに１２１のエミツタと
の間で結合されている電流シンク１５５によつて
駆動される。
その他の入力源１１，１２，１４−１９のいず
れも選択可能であり、その入力を類似の態様で出
力させる。
れも選択可能であり、その入力を類似の態様で出
力させる。
各入力源が一つの電圧入力源のみを必要とする
場合、第１図の装置を変更して、省略される入力
と関連する素子を省略するだけでそのような電源
を供給することができる。例えば、第１図で入力
源１１−１９の夫々がたつた一つの電圧入力源、
例えば、電圧入力源１１ａ−１９ａのみから夫々
構成されている場合、省略される入力源１１ｂ−
１９ｂに対応するトランジスタおよびダイオード
が省略される。例えば、電圧入力源１３ｂの省略
によつて、対応するトランジスタ２５，４５なら
びに７５、および対応するダイオード１０５が省
略され、トランジスタ１２１も省略される。
場合、第１図の装置を変更して、省略される入力
と関連する素子を省略するだけでそのような電源
を供給することができる。例えば、第１図で入力
源１１−１９の夫々がたつた一つの電圧入力源、
例えば、電圧入力源１１ａ−１９ａのみから夫々
構成されている場合、省略される入力源１１ｂ−
１９ｂに対応するトランジスタおよびダイオード
が省略される。例えば、電圧入力源１３ｂの省略
によつて、対応するトランジスタ２５，４５なら
びに７５、および対応するダイオード１０５が省
略され、トランジスタ１２１も省略される。
(6) 発明の効果
以上述べたように、入力源１１−１９の夫々と
関連する各対の素子から二つの素子のうちの一方
を省略することによつて、第１図の装置は、一つ
の電圧入力源から成る選択された入力源に容易に
変更することができる。
関連する各対の素子から二つの素子のうちの一方
を省略することによつて、第１図の装置は、一つ
の電圧入力源から成る選択された入力源に容易に
変更することができる。
本発明は、入力源がいくつあつても使用するこ
とができる。前記入力源は、一種類の電圧入力ま
たは二種類の電圧入力のいずれでもよい。上記装
置は、素子のいくつかを結合しないでおくことに
よつて、または使用しない素子を省略することに
よつて入力源を少なくすることができる。例え
ば、第１図では、Ｎ８の場合、Ｎ個の入力源を
トランジスタ２０−３７の対応対に結合し、トラ
ンジスタ２０−３７のうちの９−Ｎ対を結合しな
いでおくことによつて、Ｎ個の入力源を使用する
ことができる。また、より少ない入力源を使用す
る場合は、トランジスタ２０−３７の使用されな
い対のトランジスタと関連する素子とを上記装置
より省略することができる。例えば、８個の入力
源のみがトランジスタ２０−３７に結合される場
合、トランジスタ３６および３７の対を、関連す
るトランジスタ５６ならびに５７，８６ならびに
８７、および関連するダイオード１１６ならびに
１１７と共に省略することができる。上記装置も
容易に変更可能であり、対応するトランジスタお
よびダイオードを付加するだけで追加入力源を使
用することができる。例えば、第１図で、二つの
電圧入力源から構成される10番目の入力源も使用
する場合、他の入力源のいずれとも関連する素子
の構成と同じ構成が単に追加の入力源に対して付
加されるにすぎない。例えば、入力源１３と関連
するトランジスタ２４ならびに２５、トランジス
タ４４ならびに４５、トランジスタ７４ならびに
７５、およびダイオード１０４ならびに１０５の
上記構成は各追加入力源に対しても同じものとな
る。
とができる。前記入力源は、一種類の電圧入力ま
たは二種類の電圧入力のいずれでもよい。上記装
置は、素子のいくつかを結合しないでおくことに
よつて、または使用しない素子を省略することに
よつて入力源を少なくすることができる。例え
ば、第１図では、Ｎ８の場合、Ｎ個の入力源を
トランジスタ２０−３７の対応対に結合し、トラ
ンジスタ２０−３７のうちの９−Ｎ対を結合しな
いでおくことによつて、Ｎ個の入力源を使用する
ことができる。また、より少ない入力源を使用す
る場合は、トランジスタ２０−３７の使用されな
い対のトランジスタと関連する素子とを上記装置
より省略することができる。例えば、８個の入力
源のみがトランジスタ２０−３７に結合される場
合、トランジスタ３６および３７の対を、関連す
るトランジスタ５６ならびに５７，８６ならびに
８７、および関連するダイオード１１６ならびに
１１７と共に省略することができる。上記装置も
容易に変更可能であり、対応するトランジスタお
よびダイオードを付加するだけで追加入力源を使
用することができる。例えば、第１図で、二つの
電圧入力源から構成される10番目の入力源も使用
する場合、他の入力源のいずれとも関連する素子
の構成と同じ構成が単に追加の入力源に対して付
加されるにすぎない。例えば、入力源１３と関連
するトランジスタ２４ならびに２５、トランジス
タ４４ならびに４５、トランジスタ７４ならびに
７５、およびダイオード１０４ならびに１０５の
上記構成は各追加入力源に対しても同じものとな
る。
第１図におけるスイツチ装置６０および９０
は、先行技術において周知のものであり、市販の
デジタル的作動装置から構成されたものでも、従
来の先行技術のうちの一つによつて容易に考案さ
れうるものでもよい。また、電流シンク１５２お
よび１５５も通常の先行技術の一つによつて容易
に供給される通常の機械装置である。
は、先行技術において周知のものであり、市販の
デジタル的作動装置から構成されたものでも、従
来の先行技術のうちの一つによつて容易に考案さ
れうるものでもよい。また、電流シンク１５２お
よび１５５も通常の先行技術の一つによつて容易
に供給される通常の機械装置である。
選択された入力源を出力する上記装置は、拡大
されて一つ以上の出力を発生することができる。
第２図では、入力源１１−１９、負荷１５４、お
よび電流シンク１５５のない第１図の装置を表す
マルチプレクサ１６０が第１図に図示の如く、入
力源１７０−１７８に結合されている。入力源１
７０−１７８のうちの一つを選択し、第１図のト
ランジスタ１２０および１２１のエミツタに対応
する出力端子１６１および１９２で出力すること
ができる。マルチプレクサ１６０と同じマルチプ
レクサ１６４は、マルチプレクサ１６０と同じ態
様で入力源１７０−１７８に結合されている。入
力源１７０−１７８のいずれか一つをマルチプレ
クサ１６４によつて選択し、出力端子１６５およ
び１６６で出力することができる。このようにし
て、入力源１７０−１７８のうち二つの入力源が
独立して選択されることによつて出力することが
できる。マルチプレクサ１６０と同じ構成の追加
マルチプレクサを類似の態様で入力源１７０−１
７８に結合し、入力源１７０−１７８のうち独立
して選択された入力源に対応する出力をいくつで
も発生することができる。夫々が一つの電圧入力
源のみから構成された入力源に対して、それと共
に用いられる上記マルチプレクサを類似の態様で
拡大し、独立して選択された入力源をいくつでも
出力することができる。
されて一つ以上の出力を発生することができる。
第２図では、入力源１１−１９、負荷１５４、お
よび電流シンク１５５のない第１図の装置を表す
マルチプレクサ１６０が第１図に図示の如く、入
力源１７０−１７８に結合されている。入力源１
７０−１７８のうちの一つを選択し、第１図のト
ランジスタ１２０および１２１のエミツタに対応
する出力端子１６１および１９２で出力すること
ができる。マルチプレクサ１６０と同じマルチプ
レクサ１６４は、マルチプレクサ１６０と同じ態
様で入力源１７０−１７８に結合されている。入
力源１７０−１７８のいずれか一つをマルチプレ
クサ１６４によつて選択し、出力端子１６５およ
び１６６で出力することができる。このようにし
て、入力源１７０−１７８のうち二つの入力源が
独立して選択されることによつて出力することが
できる。マルチプレクサ１６０と同じ構成の追加
マルチプレクサを類似の態様で入力源１７０−１
７８に結合し、入力源１７０−１７８のうち独立
して選択された入力源に対応する出力をいくつで
も発生することができる。夫々が一つの電圧入力
源のみから構成された入力源に対して、それと共
に用いられる上記マルチプレクサを類似の態様で
拡大し、独立して選択された入力源をいくつでも
出力することができる。
本発明は、その良好な実施例で説明されてきた
が、使用した用語は説明のための用語であつて制
限するものではなく、その広い観点において本発
明の範囲および精神から逸脱せずに添付の特許請
求の範囲内で変更されうるものと理解されたい。
が、使用した用語は説明のための用語であつて制
限するものではなく、その広い観点において本発
明の範囲および精神から逸脱せずに添付の特許請
求の範囲内で変更されうるものと理解されたい。
第１図のａ−ｄは、部分的にブロツク図で示さ
れた本発明の良好な実施例の構成図であり、複数
の入力源の各入力源は、高電圧入力源と低電圧入
力源とによつて構成されており、第２図は、一対
以上の選択された入力信号を出力する本発明の良
好な実施例を図示したものである。 図中、１１ａ−１９ａは高電圧源、１１ｂ−１
９ｂは低電圧源、２０−３７，４０−５７および
７０−８７はトランジスタ、６０はスイツチ装
置、６１は電流源、６２は電圧源、９０はスイツ
チ装置、９１および９２は電圧源、１００−１１
７はダイオード、１２０および１２１は出力トラ
ンジスタ、１３０−１４７は接続点、１５０およ
び１５１は電圧源、１５２は電流シンク、１５４
は負荷、１５５は電流シンク、１６０および１６
４はマルチプレクサ、１６１および１６２は出力
端子、１６５および１６６は出力端子、１７０−
１７８は入力源、を夫々示す。
れた本発明の良好な実施例の構成図であり、複数
の入力源の各入力源は、高電圧入力源と低電圧入
力源とによつて構成されており、第２図は、一対
以上の選択された入力信号を出力する本発明の良
好な実施例を図示したものである。 図中、１１ａ−１９ａは高電圧源、１１ｂ−１
９ｂは低電圧源、２０−３７，４０−５７および
７０−８７はトランジスタ、６０はスイツチ装
置、６１は電流源、６２は電圧源、９０はスイツ
チ装置、９１および９２は電圧源、１００−１１
７はダイオード、１２０および１２１は出力トラ
ンジスタ、１３０−１４７は接続点、１５０およ
び１５１は電圧源、１５２は電流シンク、１５４
は負荷、１５５は電流シンク、１６０および１６
４はマルチプレクサ、１６１および１６２は出力
端子、１６５および１６６は出力端子、１７０−
１７８は入力源、を夫々示す。
Claims (1)
- 【特許請求の範囲】 １ 高電圧源および低電圧源から夫々構成された
複数の入力源から所定の範囲の電圧を有する複数
対の入力信号を受信し、かつ前記複数対の入力信
号から選択された少くとも一対の入力信号を出力
するマルチプレクサであつて、前記装置は、第１
の複数対のトランジスタの各対のトランジスタの
ベースが前記入力源の高電圧入力源および低電圧
入力源に夫々結合されている前記第１の複数対の
トランジスタと、前記第１の複数対のトランジス
タの各トランジスタのコレクタに所定の電圧を印
加する手段と、前記第１の複数対のトランジスタ
に夫々結合されており複数対のダイオードの各対
のダイオードのアノードが前記第１の複数対のト
ランジスタの対応対のトランジスタのエミツタに
夫々結合されるようになつている前記複数対のダ
イオードと、前記第１の複数対のトランジスタに
夫々結合されており第２の複数対のトランジスタ
の各対のトランジスタのコレクタは前記第１の複
数対のトランジスタの対応対のトランジスタのエ
ミツタに夫々結合され、前記第２の複数対のトラ
ンジスタの各トランジスタのコレクタは前記の複
数対のダイオードの前記ダイオードのアノードに
結合され、前記複数対のダイオードの前記ダイオ
ードのアノードには前記第１の複数対のトランジ
スタの対応するトランジスタが結合されるように
なつている前記第２の複数対のトランジスタと、
前記第２の複数対のトランジスタの選択された一
対のトランジスタのベースに所定の電圧を印加す
る手段と、前記第２の複数対のトランジスタの前
記の選択された対のトランジスタのエミツタに所
定の電流を印加する手段と、前記第１の複数対の
トランジスタに夫々結合されており第３の複数対
のトランジスタの各対のトランジスタのエミツタ
が前記第１の複数対のトランジスタの対応対のト
ランジスタのエミツタに夫々結合され、前記第３
の複数対のトランジスタの各トランジスタのエミ
ツタは前記複数対のダイオードの前記ダイオード
のアノードに結合され、前記複数対のダイオード
の前記アノードには前記第１の複数対のトランジ
スタの対応するトランジスタが結合されるように
なつている前記第３の複数対のトランジスタと、
前記第３の複数対のトランジスタの各トランジス
タのコレクタに所定の電圧を印加する手段と、前
記第３の複数対のトランジスタの前記第２の複数
対のトランジスタの選択された一対のトランジス
タに対応して選択された対のトランジスタのベー
スに所定の電圧を印加する手段と、ベースが前記
複数対のダイオードの各対の第１のダイオードの
カソードに結合されている第１の出力トランジス
タと、前記第１の出力トランジスタのコレクタに
所定の電圧を印加する手段と、ベースが前記複数
対のダイオードの各対の第２のダイオードのカソ
ードに結合されている第２の出力トランジスタ
と、前記第２の出力トランジスタのコレクタに所
定の電圧を印加する手段と、および前記複数対の
ダイオードの各ダイオードのカソードに結合され
ており前記第２の複数対のトランジスタの前記選
択された対のトランジスタに結合された前記複数
対のダイオードの一対のダイオードを介して前記
第２の複数対のトランジスタの前記の選択された
対のトランジスタのエミツタに印加される前記所
定の電流の所定の比率の電流をシンクする手段と
を備えた装置から構成されていることを特徴とす
る上記高速半導体マルチプレクサ。 ２ 特許請求の範囲第１項記載のマルチプレクサ
において、前記第１の複数対のトランジスタの各
トランジスタのコレクタに所定の電圧を印加する
前記手段と、および前記第３の複数対のトランジ
スタの各トランジスタのコレクタに所定の電圧を
印加する前記手段とは、前記第１および第３の複
数対のトランジスタの各トランジスタのコレクタ
に結合された第１の電圧源から構成されているこ
とを特徴とする上記高速半導体マルチプレクサ。 ３ 特許請求の範囲第２項記載のマルチプレクサ
において、前記第２の複数対のトランジスタの選
択された対のトランジスタのベースに所定の電圧
を印加する前記手段は、第２の電圧源と前記第２
の複数対のトランジスタの前記の選択された対の
トランジスタのベースに前記第２の電圧源を結合
するスイツチ手段とから構成されており、前記第
２の複数対のトランジスタの前記の選択された対
のトランジスタのエミツタに所定の電流を印加す
る前記手段は、電流源と前記第２の複数対のトラ
ンジスタの前記の選択された対のトランジスタの
エミツタに前記電流源を結合するスイツチ手段と
から構成されており、かつ前記第３の複数対のト
ランジスタの選択された対のトランジスタのベー
スに所定の電圧を印加する前記手段は、第３の電
圧源と前記第３の複数対のトランジスタの前記の
選択された対のトランジスタのベースに前記第３
の電圧源を結合するスイツチ手段とから構成され
ていることを特徴とする上記高速半導体マルチプ
レクサ。 ４ 特許請求の範囲第３項記載のマルチプレクサ
において、前記第１の出力トランジスタのコレク
タに所定の電圧を印加する前記手段は、前記第１
の出力トランジスタのコレクタに結合された電圧
源から構成されており、かつ前記第２の出力トラ
ンジスタのコレクタに所定の電圧を印加する前記
手段は前記第２の出力トランジスタのコレクタに
結合された電圧源から構成されていることを特徴
とする上記高速半導体マルチプレクサ。 ５ 特許請求の範囲第４項記載のマルチプレクサ
において、前記の電流シンク手段は前記複数対の
ダイオードの各ダイオードのカソードに結合され
た電流シンクから構成されていることを特徴とす
る上記高速半導体マルチプレクサ。 ６ 特許請求の範囲第５項記載のマルチプレクサ
において、前記所定の電流の前記所定の比率はほ
ぼ１／２であることを特徴とする上記高速半導体
マルチプレクサ。 ７ 特許請求の範囲第５項記載のマルチプレクサ
において、前記第１および第２の出力トランジス
タのエミツタに結合されて電流をシンクし、予選
択された負荷を駆動する手段から更に構成されて
いることを特徴とする上記高速半導体マルチプレ
クサ。 ８ 特許請求の範囲第１項記載のマルチプレクサ
において、前記装置は、前記第１の複数対のトラ
ンジスタの各対のトランジスタのベースが前記入
力源のうちの一つの高電圧源および低電圧源に
夫々結合されている少くとも一つの前記装置と同
じ構造の装置から更に構成されていることを特徴
とする上記高速半導体マルチプレクサ。 ９ 複数の入力源から所定の範囲の電圧を有する
複数の入力信号を受信し、かつ前記複数の入力信
号から少くとも一つの入力信号を出力するマルチ
プレクサであつて、前記装置は、第１の複数のト
ランジスタの各トランジスタのベースが前記入力
源の一つに結合されている前記第１の複数のトラ
ンジスタと、前記第１の複数のトランジスタの各
トランジスタのコレクタに所定の電圧を印加する
手段と、前記第１の複数のトランジスタに夫々結
合されて各ダイオードのアノードが前記第１の複
数トランジスタの対応するトランジスタのエミツ
タに結合されるようになつている複数のダイオー
ドと、前記第１の複数のトランジスタに夫々結合
されており第２の複数のトランジスタの各トラン
ジスタのコレクタは前記第１の複数のトランジス
タの対応するトランジスタのエミツタに結合され
前記第２の複数のトランジスタの各トランジスタ
のコレクタは前記複数のダイオードの前記ダイオ
ードのアノードに結合され前記複数のダイオード
の前記ダイオードのアノードには前記第１の複数
のトランジスタの対応するトランジスタが結合さ
れるようになつている前記第２の複数のトランジ
スタと、前記第２の複数のトランジスタの選択さ
れたトランジスタのベースに所定の電圧を印加す
る手段と、前記第２の複数のトランジスタの前記
の選択されたトランジスタのエミツタに所定の電
流を印加する手段と、前記第１の複数のトランジ
スタに夫々結合されており第３の複数のトランジ
スタの各トランジスタのエミツタが前記第１の複
数のトランジスタの対応するトランジスタのエミ
ツタに結合され、前記第３の複数のトランジスタ
の各トランジスタのエミツタが前記複数のダイオ
ードの前記ダイオードのアノードに結合され、前
記複数のダイオードの前記ダイオードのアノード
には前記第１の複数のトランジスタの対応するト
ランジスタが結合されるようになつている前記第
３の複数のトランジスタと、前記第３の複数のト
ランジスタの各トランジスタのコレクタに所定の
電圧を印加する手段と、前記第３の複数のトラン
ジスタの前記第２の複数のトランジスタの選択さ
れたトランジスタに対応して選択されたトランジ
スタのベースに所定の電圧を印加する手段と、ベ
ースが前記複数のダイオードの各ダイオードのカ
ソードに結合されている出力トランジスタと、前
記出力トランジスタのコレクタに所定の電圧を印
加する手段と、および前記複数のダイオードの各
ダイオードのカソードに結合されて前記第２の複
数のトランジスタの前記の選択されたトランジス
タに結合された前記複数のダイオードのあるダイ
オードを介して前記第２の複数のトランジスタの
前記の選択されたトランジスタのエミツタに印加
された前記所定電流の所定の比率の電流をシンク
する手段とを備えた装置から構成されていること
を特徴とする上記高速半導体マルチプレクサ。 １０ 特許請求の範囲第９項記載のマルチプレク
サにおいて、前記第１の複数のトランジスタの各
トランジスタのコレクタに所定の電圧を印加する
前記手段と、および前記第３の複数のトランジス
タの各トランジスタのコレクタに所定の電圧を印
加する手段は前記第１および第３の複数のトラン
ジスタの各トランジスタのコレクタに結合された
第１の電圧源から構成されていることを特徴とす
る上記高速半導体マルチプレクサ。 １１ 特許請求の範囲第１０項記載のマルチプレ
クサにおいて、前記第２の複数のトランジスタの
選択されたトランジスタのベースに所定の電圧を
印加する前記手段は第２の電圧源と前記第２の複
数のトランジスタの前記の選択されたトランジス
タのベースに前記第２の電圧源を結合するスイツ
チ手段とから構成されており、前記第２の複数の
トランジスタの前記の選択されたトランジスタの
エミツタに所定の電流を印加する前記手段は電流
源と前記第２の複数のトランジスタの前記の選択
されたトランジスタのエミツタに前記電流源を結
合するスイツチ手段とから構成されており、かつ
前記第３の複数のトランジスタの選択されたトラ
ンジスタのベースに所定の電圧を印加する前記手
段は第３の電圧源と前記第３の複数のトランジス
タの前記選択されたトランジスタのベースに前記
第３の電圧源を結合するスイツチ手段とから構成
されていることを特徴とする上記高速半導体マル
チプレクサ。 １２ 特許請求の範囲第１１項記載のマルチプレ
クサにおいて、前記出力トランジスタのコレクタ
に所定の電圧を印加する前記手段は前記出力トラ
ンジスタのコレクタに結合された電圧源から構成
されていることを特徴とする上記高速半導体マル
チプレクサ。 １３ 特許請求の範囲第１２項記載のマルチプレ
クサにおいて、前記電流シンク手段は前記複数の
ダイオードの各ダイオードのカソードに結合され
た電流シンクから構成されていることを特徴とす
る上記高速半導体マルチプレクサ。 １４ 特許請求の範囲第１３項記載のマルチプレ
クサにおいて、前記所定の電流の前記所定の比率
はほぼ１／２であることを特徴とする上記高速半
導体マルチプレクサ。 １５ 特許請求の範囲第１３項記載のマルチプレ
クサにおいて、前記装置は前記出力トランジスタ
のエミツタに結合され、電流をシンクして予選択
された負荷を駆動する手段から更に構成されてい
ることを特徴とする上記高速半導体マルチプレク
サ。 １６ 特許請求の範囲第９項記載のマルチプレク
サにおいて、前記装置は、前記第１の複数のトラ
ンジスタの各トランジスタのベースが前記入力源
の一つに結合されている少くとも一つの前記装置
と同じ構造の装置から更に構成されていることを
特徴とする上記高速半導体マルチプレクサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US564259 | 1983-12-22 | ||
| US06/564,259 US4524443A (en) | 1983-12-22 | 1983-12-22 | High speed solid state multiplexer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136416A JPS60136416A (ja) | 1985-07-19 |
| JPH0444847B2 true JPH0444847B2 (ja) | 1992-07-23 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59201392A Granted JPS60136416A (ja) | 1983-12-22 | 1984-09-26 | 高速半導体マルチプレクサ |
Country Status (6)
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|---|---|
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| EP (1) | EP0146236B1 (ja) |
| JP (1) | JPS60136416A (ja) |
| DE (1) | DE3482229D1 (ja) |
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| US4743899A (en) * | 1986-09-17 | 1988-05-10 | Advanced Micro Devices, Inc. | Decoder/multiplexer circuit including multi-emitter transistors |
| US4868413A (en) * | 1988-04-20 | 1989-09-19 | International Business Machines Corporation | Testable passgate logic circuits |
| US5349612A (en) * | 1992-06-19 | 1994-09-20 | Advanced Micro Devices, Inc. | Digital serializer and time delay regulator |
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| US3783307A (en) * | 1972-01-03 | 1974-01-01 | Trw Inc | Analog transmission gate |
| US3760358A (en) * | 1972-08-08 | 1973-09-18 | Nippon Musical Instruments Mfg | Latching selector for selectively drawing out a single signal from among a plurality thereof |
| US3838296A (en) * | 1973-10-29 | 1974-09-24 | Nat Semiconductor Corp | Emitter coupled logic transistor circuit |
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- 1983-12-22 US US06/564,259 patent/US4524443A/en not_active Expired - Fee Related
-
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