JPH0445297Y2 - - Google Patents
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- Publication number
- JPH0445297Y2 JPH0445297Y2 JP1985137823U JP13782385U JPH0445297Y2 JP H0445297 Y2 JPH0445297 Y2 JP H0445297Y2 JP 1985137823 U JP1985137823 U JP 1985137823U JP 13782385 U JP13782385 U JP 13782385U JP H0445297 Y2 JPH0445297 Y2 JP H0445297Y2
- Authority
- JP
- Japan
- Prior art keywords
- constant current
- circuit
- current source
- voltage
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Amplifiers (AREA)
Description
【考案の詳細な説明】
イ 「考案の目的」
〔産業上の利用分野〕
本考案は、ICテスタやロジツクアナライザ等
のピン・エレクトロニクス部に使用する電圧比較
回路（コンパレータ）に関するものである。
のピン・エレクトロニクス部に使用する電圧比較
回路（コンパレータ）に関するものである。
（従来の技術）
ICテスタやロジツクアナライザ等のシステム
において、被測定デバイスと直接に接するピンエ
レクトロニクス部には、信号を取込むために電圧
比較回路が用いられている。
において、被測定デバイスと直接に接するピンエ
レクトロニクス部には、信号を取込むために電圧
比較回路が用いられている。
この場合、電圧比較回路に要求される性能とし
ては、リニアリテイーが良く、高精度であるこ
と、高入力抵抗（数100kΩ〜数MΩ）であるこ
と、十分な入力電圧範囲に対応できること、応答
速度が数ns〜数十ns程度と速いこと等が挙げられ
る。しかしながら市販されているIC化された電
圧比較回路には、これらの総べての条件を満足す
るものはない。それ故に、従来は、第４図に示す
ように、市販されているIC化された高速電圧比
較回路１に高入力抵抗のバツフアアンプ２を付加
し、前記したような要求される種々の性能を実現
しようとしていた。
ては、リニアリテイーが良く、高精度であるこ
と、高入力抵抗（数100kΩ〜数MΩ）であるこ
と、十分な入力電圧範囲に対応できること、応答
速度が数ns〜数十ns程度と速いこと等が挙げられ
る。しかしながら市販されているIC化された電
圧比較回路には、これらの総べての条件を満足す
るものはない。それ故に、従来は、第４図に示す
ように、市販されているIC化された高速電圧比
較回路１に高入力抵抗のバツフアアンプ２を付加
し、前記したような要求される種々の性能を実現
しようとしていた。
しかしながら、第４図に示すような構成の装置
においては、 ＜＞ バツフアアンプ２が必要でコスト高とな
る。例えば、ICテスタ等では、１システム当
たり43〜256個もの電圧比較回路を必要とする。
においては、 ＜＞ バツフアアンプ２が必要でコスト高とな
る。例えば、ICテスタ等では、１システム当
たり43〜256個もの電圧比較回路を必要とする。
＜＞ 電圧比較回路全体としてのリニアリテイ
が劣化する。
が劣化する。
等の問題点があつた。
なお、市販されているECLライン・レシーバ
ICは、その応答速度が優れていることから、こ
れを差動入力型の電圧比較回路として使用するこ
とも考えられるが、ECLロジツク用であるため、
その入力電圧範囲が−0.8V〜−1.8V程度と極め
て狭く、しかも負電圧範囲のみであるので、この
ままでは使用できない。
ICは、その応答速度が優れていることから、こ
れを差動入力型の電圧比較回路として使用するこ
とも考えられるが、ECLロジツク用であるため、
その入力電圧範囲が−0.8V〜−1.8V程度と極め
て狭く、しかも負電圧範囲のみであるので、この
ままでは使用できない。
以上の問題点を解決するため本出願人は、特願
昭60−65835号（以下、先願と省略する）の出願
をした。本出願の目的は、先願の回路を簡略化し
た構成で、かつ前記した要求される種々の性能を
有したピンエレクトロニクス用の電圧比較回路を
実現することにある。
昭60−65835号（以下、先願と省略する）の出願
をした。本出願の目的は、先願の回路を簡略化し
た構成で、かつ前記した要求される種々の性能を
有したピンエレクトロニクス用の電圧比較回路を
実現することにある。
ロ 「考案の構成」
〔問題点を解決するための手段〕
本考案は、上記問題点を解決するために、第１
の定電流源と、抵抗を介して第１の定電流源にド
レインが接続され、互いに差動接続された２つの
FETと、前記抵抗を介して第１の定電流源にエ
ミツタが接続され、互いのベース同士が接続され
た２つのトランジスタと、前記２つのFETのソ
ースに接続された第２の定電流源と、 第１の定電流源とFETのソース間に接続され
た抵抗の直列回路と、この抵抗の直列回路内の点
と前記２つのトランジスタのベースとを接続し、
前記一方のFETのゲートに測定信号を印加し、
他方のFETのゲートに参照電圧を印加するよう
にしたものである。
の定電流源と、抵抗を介して第１の定電流源にド
レインが接続され、互いに差動接続された２つの
FETと、前記抵抗を介して第１の定電流源にエ
ミツタが接続され、互いのベース同士が接続され
た２つのトランジスタと、前記２つのFETのソ
ースに接続された第２の定電流源と、 第１の定電流源とFETのソース間に接続され
た抵抗の直列回路と、この抵抗の直列回路内の点
と前記２つのトランジスタのベースとを接続し、
前記一方のFETのゲートに測定信号を印加し、
他方のFETのゲートに参照電圧を印加するよう
にしたものである。
以下、図面を用いて本考案を詳しく説明する。
第１図は、本考案の一実施例を示した図であ
る。同図において、Q1，Q2はFET（電界効果形ト
ランジスタ）である。FET Q1とQ2は差動の入力
段を構成しており、互いにソースが接続され、
Q1のゲートには測定信号V1が端子P1を介して、
そして、Q2のゲートには参照電圧Vrが端子P2を
介して印加される。C1，C2は定電流源であり、
C1は一端が電圧VCCに接続され定電I0を供給し、
C2は電圧VEEに接続され定電流ISを供給する。Q3，
Q4はトランジスタであり、R1〜R4は抵抗である。
FETQ1のドレインとトランジスタQ3のエミツタ
は抵抗R3を介して定電流源C1に接続され、FET
Q2のドレインとトランジスタQ4のエミツタは抵
抗R4を介して定電流源C1に接続される。また、
トランジスタQ3とQ4のベースは、互いに接続さ
れる。定電流源C1とFET Q1，Q2のソース間に
は、抵抗R1とR2の直列回路が接続される。そし
て、抵抗R1とR2の接続点はトランジスタQ3とQ4
のベースに接続される。トランジスタQ3とQ4の
コレクタからは、測定信号と参照電圧の大きさに
応じた出力電流が取出される。ＡはECLライ
ン・レシーバであり、トランジスタQ3，Q4から
の信号を受けるレシーバであつて、市販されてい
るものが使用される。
る。同図において、Q1，Q2はFET（電界効果形ト
ランジスタ）である。FET Q1とQ2は差動の入力
段を構成しており、互いにソースが接続され、
Q1のゲートには測定信号V1が端子P1を介して、
そして、Q2のゲートには参照電圧Vrが端子P2を
介して印加される。C1，C2は定電流源であり、
C1は一端が電圧VCCに接続され定電I0を供給し、
C2は電圧VEEに接続され定電流ISを供給する。Q3，
Q4はトランジスタであり、R1〜R4は抵抗である。
FETQ1のドレインとトランジスタQ3のエミツタ
は抵抗R3を介して定電流源C1に接続され、FET
Q2のドレインとトランジスタQ4のエミツタは抵
抗R4を介して定電流源C1に接続される。また、
トランジスタQ3とQ4のベースは、互いに接続さ
れる。定電流源C1とFET Q1，Q2のソース間に
は、抵抗R1とR2の直列回路が接続される。そし
て、抵抗R1とR2の接続点はトランジスタQ3とQ4
のベースに接続される。トランジスタQ3とQ4の
コレクタからは、測定信号と参照電圧の大きさに
応じた出力電流が取出される。ＡはECLライ
ン・レシーバであり、トランジスタQ3，Q4から
の信号を受けるレシーバであつて、市販されてい
るものが使用される。
以上のように構成された回路の動作を説明すれ
ば、以下の通りである。
ば、以下の通りである。
FET Q1のゲートには、被測定回路からの測定
信号（比較すべき信号）V1が印加され、また、
FET Q2のゲートには参照電圧Vrが印加される。
各FETQ1，Q2は、トランジスタQ3，Q4と共にカ
スコード接続されているので、ミラー効果による
高周波特性の劣化を防ぐことができる。
信号（比較すべき信号）V1が印加され、また、
FET Q2のゲートには参照電圧Vrが印加される。
各FETQ1，Q2は、トランジスタQ3，Q4と共にカ
スコード接続されているので、ミラー効果による
高周波特性の劣化を防ぐことができる。
一方、第１図の回路では、抵抗R1，R3，R4を
流れる電流値はそれぞれ一定の値である。その理
由を第２図を用いて説明する。第２図は、第１図
のトランジタQ3，Q4部を書き直した図である。
同図において、抵抗R1，R3，R4に流れる電流の
値をそれぞれI1，I3，I4とし、トランジスタQ3，
Q4のベース・エミツタ間の電圧をVBE3，VBE4と
すると、次式が成立つ。
流れる電流値はそれぞれ一定の値である。その理
由を第２図を用いて説明する。第２図は、第１図
のトランジタQ3，Q4部を書き直した図である。
同図において、抵抗R1，R3，R4に流れる電流の
値をそれぞれI1，I3，I4とし、トランジスタQ3，
Q4のベース・エミツタ間の電圧をVBE3，VBE4と
すると、次式が成立つ。
I1・R1＝I3・R3＋VBE3
＝I4・R4＋VBE4
I1＋I3＋I4＝I0＝一定
ここで、
R3＝R4＝Ｒ， VBE3＝VBE40.7V
とすると
I1＝I0Ｒ＋2VBE／2R1＋Ｒ、
I3＝I4＝I0R1−VBE／2R1＋Ｒ
以上のように各抵抗R1，R3，R4に流れる電流
が一定値であるため、第１図において、測定信号
V1が大きくて、FET Q1に流れる電流が大きい
と、I3は定電流であるから、トランジスタQ3のコ
レクタ電流は（出力電流）小さくなる。
が一定値であるため、第１図において、測定信号
V1が大きくて、FET Q1に流れる電流が大きい
と、I3は定電流であるから、トランジスタQ3のコ
レクタ電流は（出力電流）小さくなる。
逆に、測定信号V1が小さいと、トランジスタ
Q3のコレクタ電流は大きくなる。このように測
定信号の大きさに応じて出力電流値が変化する。
これは、参照電圧Vrについても同様である。
Q3のコレクタ電流は大きくなる。このように測
定信号の大きさに応じて出力電流値が変化する。
これは、参照電圧Vrについても同様である。
従つて、トランジスタQ3，Q4の出力電流は、
測定信号及び参照電圧の大きさを表わしており、
第１図の回路は、電圧比較回路として動作させる
ことができる。
測定信号及び参照電圧の大きさを表わしており、
第１図の回路は、電圧比較回路として動作させる
ことができる。
入力段を構成している各FET Q1，Q2は、その
ドレイン・ソース間電圧VDSが上昇すると、ゲー
トに漏れ電流が流れ、誤差の原因となることがあ
る。本考案の回路においては、抵抗R1，R2から
なる直列回路の働きにより、VDSを安定化してい
る。その理由を第３図を用いて説明する。第３図
は、第１図のFET Q1とトランジスタQ3の周辺回
路を抜出して描いた図である。FET Q1のドレイ
ン・ソース間電圧をVDS、トランジスタQ3のベー
ス・エミツタ間電圧をVBE、抵抗R2に流れる電流
をI2とすると、次式が成立つ。
ドレイン・ソース間電圧VDSが上昇すると、ゲー
トに漏れ電流が流れ、誤差の原因となることがあ
る。本考案の回路においては、抵抗R1，R2から
なる直列回路の働きにより、VDSを安定化してい
る。その理由を第３図を用いて説明する。第３図
は、第１図のFET Q1とトランジスタQ3の周辺回
路を抜出して描いた図である。FET Q1のドレイ
ン・ソース間電圧をVDS、トランジスタQ3のベー
ス・エミツタ間電圧をVBE、抵抗R2に流れる電流
をI2とすると、次式が成立つ。
I2I1＝I0Ｒ＋2VBE／2R1＋Ｒ
従つて、
VDS＝I2・R2＋VBE
＝R2／2R1＋Ｒ（I0Ｒ＋2VBE）＋VBE
であり、ほぼ一定の値である。これによつて、高
精度を維持することができる。
精度を維持することができる。
なお、第１図回路の入力許容電圧の設定値を越
える入力に対しては、入力端子P1にアツテネー
タを付加することにより対応することができる。
える入力に対しては、入力端子P1にアツテネー
タを付加することにより対応することができる。
また、先願と同様に、レベルシフト回路側か
ら、定電流源C2に対してコモンモード・フイー
ドバツク回路を設ければ、CMRR等の特性の改
善を計ることができる。なお、この動作について
は、先願にて詳細に説明しており、本考案の特徴
とする技術ではないので、本明細書ではその具体
的回路例を第５図に示して、この説明を省略す
る。第５図において、トランジスタQ10とR10と
は、定電流源C1を構成し、トランジスタQ12と
R14とは、定電流源C2を構成している。そして、
トランジスタQ3，Q4の出力電流を抵抗RLへ流す
ことで電圧に変換した出力としている。
ら、定電流源C2に対してコモンモード・フイー
ドバツク回路を設ければ、CMRR等の特性の改
善を計ることができる。なお、この動作について
は、先願にて詳細に説明しており、本考案の特徴
とする技術ではないので、本明細書ではその具体
的回路例を第５図に示して、この説明を省略す
る。第５図において、トランジスタQ10とR10と
は、定電流源C1を構成し、トランジスタQ12と
R14とは、定電流源C2を構成している。そして、
トランジスタQ3，Q4の出力電流を抵抗RLへ流す
ことで電圧に変換した出力としている。
なお、プラス電源（VCC）がマイナス電源
（VEE）により先に起動した場合、トランジスタ
Q3，Q4のコレクタ電流が次段のECLライン・レ
シーバＡの入力に流れ込み、ECLが劣化するが、
第５図のＢに示すECL保護回路を設けることに
よりこれを防ぐことができる。
（VEE）により先に起動した場合、トランジスタ
Q3，Q4のコレクタ電流が次段のECLライン・レ
シーバＡの入力に流れ込み、ECLが劣化するが、
第５図のＢに示すECL保護回路を設けることに
よりこれを防ぐことができる。
また、第６図に示すように、トランジスタQ3，
Q4へダイオード・クランプ回路を付加すること
により高速化が可能となる。
Q4へダイオード・クランプ回路を付加すること
により高速化が可能となる。
ハ 「本考案の効果」
以上述べたように、本考案によれば、先願より
も簡単な構成であるにもかかわらず、ほぼ同様な
効果を得ることができる。即ち、VDSが一定であ
るため、ゲート漏れ電流が少ないこと、カスコー
ド接続であるため、周波数特性が良いこと、コモ
ンモード入力レンジが大きいことなどである。
も簡単な構成であるにもかかわらず、ほぼ同様な
効果を得ることができる。即ち、VDSが一定であ
るため、ゲート漏れ電流が少ないこと、カスコー
ド接続であるため、周波数特性が良いこと、コモ
ンモード入力レンジが大きいことなどである。
第１図は本考案に係る電圧比較回路の構成例を
示す図、第２図は第１図のトランジスタQ3，Q4
の周辺部を書き直した図、第３図は第１図の
FET Q1とトランジスタQ3の周辺部を書き直した
図、第４図は従来回路のブロツク図、第５図は
CMRR等の特性の改善を計る場合の具体的回路
例を示した図、第６図はダイオード・クランプ回
路を付加することにより高速化が可能なことを示
す図である。 Q1，Q2……FET、Q3，Q4……トランジスタ、
C1，C2……定電流源、R1〜R4……抵抗。
示す図、第２図は第１図のトランジスタQ3，Q4
の周辺部を書き直した図、第３図は第１図の
FET Q1とトランジスタQ3の周辺部を書き直した
図、第４図は従来回路のブロツク図、第５図は
CMRR等の特性の改善を計る場合の具体的回路
例を示した図、第６図はダイオード・クランプ回
路を付加することにより高速化が可能なことを示
す図である。 Q1，Q2……FET、Q3，Q4……トランジスタ、
C1，C2……定電流源、R1〜R4……抵抗。
Claims (1)
- 【実用新案登録請求の範囲】 第１の定電流源と、 抵抗を介して第１の定電流源にドレインが接続
され、互いに差動接続された２つのFETと、 前記抵抗を介して第１の定電流源にエミツタが
接続され、互いのベース同士が接続された２つの
トランジスタと、 前記２つのFETのソースに接続された第２の
定電流源と、 第１の定電流源とFETのソース間に接続され
た抵抗の直列回路と、 この抵抗の直列回路内の点と前記２つのトラン
ジスタのベースとを接続し、前記一方のFETの
ゲートに測定信号を印加し、他方のFETのゲー
トに参照電圧を印加するようにしたことを特徴と
する電圧比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985137823U JPH0445297Y2 (ja) | 1985-09-09 | 1985-09-09 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985137823U JPH0445297Y2 (ja) | 1985-09-09 | 1985-09-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6247233U JPS6247233U (ja) | 1987-03-23 |
| JPH0445297Y2 true JPH0445297Y2 (ja) | 1992-10-26 |
Family
ID=31042235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985137823U Expired JPH0445297Y2 (ja) | 1985-09-09 | 1985-09-09 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0445297Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020022008A (ja) * | 2018-07-30 | 2020-02-06 | 株式会社エヌエフ回路設計ブロック | 増幅回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5978719U (ja) * | 1982-11-18 | 1984-05-28 | ソニー株式会社 | 低電圧駆動増幅器 |
-
1985
- 1985-09-09 JP JP1985137823U patent/JPH0445297Y2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020022008A (ja) * | 2018-07-30 | 2020-02-06 | 株式会社エヌエフ回路設計ブロック | 増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6247233U (ja) | 1987-03-23 |
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