JPH0462495B2 - - Google Patents
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- JPH0462495B2 JPH0462495B2 JP6583585A JP6583585A JPH0462495B2 JP H0462495 B2 JPH0462495 B2 JP H0462495B2 JP 6583585 A JP6583585 A JP 6583585A JP 6583585 A JP6583585 A JP 6583585A JP H0462495 B2 JPH0462495 B2 JP H0462495B2
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- JP
- Japan
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- circuit
- voltage
- differential amplifier
- fet
- transistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018557—Coupling arrangements; Impedance matching circuits
- H03K19/018564—Coupling arrangements; Impedance matching circuits with at least one differential stage
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ICテスターやロジツクアナライザ
等のピン・エレクトロニクス部に使用する電圧比
較回路（コンパレータ）に関する。
等のピン・エレクトロニクス部に使用する電圧比
較回路（コンパレータ）に関する。
（従来の技術）
ICテスターやロジツクアナライザ等のシステ
ムにおいて、被測定デイバイスと直接接するピン
エレクトロニクス部には、信号を取り込むために
電圧比較回路が用いられている。
ムにおいて、被測定デイバイスと直接接するピン
エレクトロニクス部には、信号を取り込むために
電圧比較回路が用いられている。
この場合、電圧比較回路に要求される性能とし
ては、リニアリテイーが良く、高精度であるこ
と、高入力抵抗（数100KΩ〜数MΩ）であるこ
と、十分な入力電圧範囲に対応できること、応答
速度が数ns〜数十ns程度と速いこと等が挙げられ
る。しかしながら市販されているIC化された電
圧比較回路には、これらすべての条件を満足する
ものは無い。それ故に、従来は、第３図に示すよ
うに、市販されているIC化された高速電圧比較
回路１に、高入力抵抗のバツフアアンプ２を付加
し、前記したような要求される種々の性能を実現
しようとしていた。
ては、リニアリテイーが良く、高精度であるこ
と、高入力抵抗（数100KΩ〜数MΩ）であるこ
と、十分な入力電圧範囲に対応できること、応答
速度が数ns〜数十ns程度と速いこと等が挙げられ
る。しかしながら市販されているIC化された電
圧比較回路には、これらすべての条件を満足する
ものは無い。それ故に、従来は、第３図に示すよ
うに、市販されているIC化された高速電圧比較
回路１に、高入力抵抗のバツフアアンプ２を付加
し、前記したような要求される種々の性能を実現
しようとしていた。
（発明が解決しようとする問題点）
しかしながら、第３図に示すような構成の装置
においては、(a)バツフアアンプ２が必要でコスト
高となる（ICテスター等では、１システム当り
48〜256個もの電圧比較回路を必要とする）、(b)電
圧比較回路全体としてのリニアリテイが劣化す
る、等の問題点があつた。
においては、(a)バツフアアンプ２が必要でコスト
高となる（ICテスター等では、１システム当り
48〜256個もの電圧比較回路を必要とする）、(b)電
圧比較回路全体としてのリニアリテイが劣化す
る、等の問題点があつた。
尚、市販されているECLライン・レシーバIC
は、その応答速度が優れていることから、これを
差動入力型の電圧比較回路として使用することも
考えられるが、ECLロジツク用であるため、そ
の入力電圧範囲が−0.8V〜−1.8V程度と極めて
狭く、しかも負電圧範囲のみであるので、このま
までは使用できない。
は、その応答速度が優れていることから、これを
差動入力型の電圧比較回路として使用することも
考えられるが、ECLロジツク用であるため、そ
の入力電圧範囲が−0.8V〜−1.8V程度と極めて
狭く、しかも負電圧範囲のみであるので、このま
までは使用できない。
本発明は上記問題点に鑑みてなされたもので、
その目的は、安価で且つ簡単な構成で、前記した
要求される種々の性能を有したピンエレクトロニ
クス用の電圧比較回路を実現することにある。
その目的は、安価で且つ簡単な構成で、前記した
要求される種々の性能を有したピンエレクトロニ
クス用の電圧比較回路を実現することにある。
（問題点を解決するための手段）
前記した問題点を解決する本発明は、入力段に
差動接続された高周波用FETを用いると共に、
この差動接続された高周波用FETに定電流を供
給する定電流回路を有した差動増幅器と、 前記差動接続されたFETとカスコード接続さ
れた第１、第２のトランジスタと、FETのソー
スにベースが接続されエミツタが抵抗R4を介し
て前記第１、第２のトランジスタのベースに接続
された第３のトランジスタとを備え、この第３の
トランジスタのエミツタ回路に定電流を流すこと
で差動接続されたFETのドレイン・ソース間電
圧を一定に安定化させる回路と、 共にベース接地され、それぞれのエミツタに前
記差動増幅器の差動出力信号を受け、コレクタは
２つの抵抗を介して互いに接続された第４、第５
のトランジスタと、このコレクタに接続された抵
抗の共通接続点Ａの電位を分圧する分圧手段と、
からなり、第４、第５のトランジスタのコレクタ
から差動電圧を出力するレベルシフト回路と、 このレベルシフト回路からの信号を入力する
ECLライン・レシーバと、 前記分圧手段で得られた分圧信号を前記差動増
幅器の定電流回路に加え、前記共通接続点Ａの電
位が上昇すると前記差動増幅器の差動出力信号を
減少させる方向に帰還をかける回路と、 を備え、前記差動増幅器の一方のFETのゲート
に測定信号を印加し、他方のFETのゲートに参
照電圧を印加するようにしたことを特徴とするも
のである。
差動接続された高周波用FETを用いると共に、
この差動接続された高周波用FETに定電流を供
給する定電流回路を有した差動増幅器と、 前記差動接続されたFETとカスコード接続さ
れた第１、第２のトランジスタと、FETのソー
スにベースが接続されエミツタが抵抗R4を介し
て前記第１、第２のトランジスタのベースに接続
された第３のトランジスタとを備え、この第３の
トランジスタのエミツタ回路に定電流を流すこと
で差動接続されたFETのドレイン・ソース間電
圧を一定に安定化させる回路と、 共にベース接地され、それぞれのエミツタに前
記差動増幅器の差動出力信号を受け、コレクタは
２つの抵抗を介して互いに接続された第４、第５
のトランジスタと、このコレクタに接続された抵
抗の共通接続点Ａの電位を分圧する分圧手段と、
からなり、第４、第５のトランジスタのコレクタ
から差動電圧を出力するレベルシフト回路と、 このレベルシフト回路からの信号を入力する
ECLライン・レシーバと、 前記分圧手段で得られた分圧信号を前記差動増
幅器の定電流回路に加え、前記共通接続点Ａの電
位が上昇すると前記差動増幅器の差動出力信号を
減少させる方向に帰還をかける回路と、 を備え、前記差動増幅器の一方のFETのゲート
に測定信号を印加し、他方のFETのゲートに参
照電圧を印加するようにしたことを特徴とするも
のである。
（実施例）
以下、図面を用いて本発明の実施例を詳細に説
明する。
明する。
第１図は本発明回路の基本的なブロツク図であ
る。図において、３は一方の入力端に被測定回路
（図示せず）からの測定信号Vin1が印加され、他
方の入力端に参照電圧Vin2が印加される入力段
に高周波用FETを用いた差動増幅器、４はこの
差動増幅器３からの差動出力信号をレベルシフト
する回路、５はレベルシフト回路４からの信号を
受けるECLライン・レシーバで、市販されてい
るものが使用される。６はレベルシフト回路４か
ら、差動増幅器３の定電流回路に帰還をかける帰
還回路である。
る。図において、３は一方の入力端に被測定回路
（図示せず）からの測定信号Vin1が印加され、他
方の入力端に参照電圧Vin2が印加される入力段
に高周波用FETを用いた差動増幅器、４はこの
差動増幅器３からの差動出力信号をレベルシフト
する回路、５はレベルシフト回路４からの信号を
受けるECLライン・レシーバで、市販されてい
るものが使用される。６はレベルシフト回路４か
ら、差動増幅器３の定電流回路に帰還をかける帰
還回路である。
第２図は本発明回路の具体的な接続図である。
この図において、Q1，Q2は差動の入力段を構成
しているFET、Q3，Q4はFETQ1，Q2と共にカス
コード接続されたトランジスタ、Q5はFETQ1，
Q5からなる差動の入力段に一定電流ISを供給す
る定電流源として機能するトランジスタで、これ
らでもつて、差動増幅器３を構成している。CC
は定電流Icを供給する定電流源、Q6は抵抗R4と
共にFETQ1，Q2のドレイン・ソース間電圧Vds
を一定にするためのトランジスタである。Q7，
Q8はベース接地型のトランジスタで、レベルシ
フト回路４を構成しており、エミツタに差動増幅
器３からの信号IE1，IE2がそれぞれ流入してい
る。VBはバイアス電圧が印加される端子である。
抵抗R7，R8の共通接続点に得られる信号efは、
帰還回路６を介してトランジスタQ5のベースに
帰還されている。ECLライン・レシーバ５は、
ここでは２段縦続接続したものを示すが、更に複
数段接続してもよい。このECLライン・レシー
バ５の出力が、本発明の電圧比較回路の比較結果
となる。
この図において、Q1，Q2は差動の入力段を構成
しているFET、Q3，Q4はFETQ1，Q2と共にカス
コード接続されたトランジスタ、Q5はFETQ1，
Q5からなる差動の入力段に一定電流ISを供給す
る定電流源として機能するトランジスタで、これ
らでもつて、差動増幅器３を構成している。CC
は定電流Icを供給する定電流源、Q6は抵抗R4と
共にFETQ1，Q2のドレイン・ソース間電圧Vds
を一定にするためのトランジスタである。Q7，
Q8はベース接地型のトランジスタで、レベルシ
フト回路４を構成しており、エミツタに差動増幅
器３からの信号IE1，IE2がそれぞれ流入してい
る。VBはバイアス電圧が印加される端子である。
抵抗R7，R8の共通接続点に得られる信号efは、
帰還回路６を介してトランジスタQ5のベースに
帰還されている。ECLライン・レシーバ５は、
ここでは２段縦続接続したものを示すが、更に複
数段接続してもよい。このECLライン・レシー
バ５の出力が、本発明の電圧比較回路の比較結果
となる。
このように構成された回路の動作を説明すれ
ば、以下の通りである。
ば、以下の通りである。
FETQ1のゲートには、被測定回路からの測定
信号（比較すべき信号）Vin1が印加され、又、
FETQ2のゲートには参照電圧Vin2が印加される。
各FETQ1，Q2は、トランジスタQ3，Q4と共にカ
スコード接続されているので、ミラー効果による
高周波特性の劣化を防ぐことができる。差動増幅
器３の出力は、ベース接地型のレベルシフト回路
４のトランジスタQ7，Q8のエミツタに電流IE1，
IE2として入力され、コレクタ側より差動電圧△
Voとして出力され、ECLライン・レシーバ５の
差動入力端に加えられる。この差動電圧△Voは、
次式で示される。
信号（比較すべき信号）Vin1が印加され、又、
FETQ2のゲートには参照電圧Vin2が印加される。
各FETQ1，Q2は、トランジスタQ3，Q4と共にカ
スコード接続されているので、ミラー効果による
高周波特性の劣化を防ぐことができる。差動増幅
器３の出力は、ベース接地型のレベルシフト回路
４のトランジスタQ7，Q8のエミツタに電流IE1，
IE2として入力され、コレクタ側より差動電圧△
Voとして出力され、ECLライン・レシーバ５の
差動入力端に加えられる。この差動電圧△Voは、
次式で示される。
△Vo＝Vo1−Vo2
＝IE1・R5−IE2・R6
ここで、抵抗R5とR6の共通接続点Ａの電位を、
ECLライン・レシーバ５の“０”レベル電圧
（約−1.8V）とし、又、抵抗R5とR6の両端に発生
する電圧振幅IE1・R5，IE2・R6を、ECLライン・
レシーバ５の論理振幅（1.0V）となるように各
定数を選定することにより、ECLライン・レシ
ーバ５の入力信号レベルに合致させることができ
る。
ECLライン・レシーバ５の“０”レベル電圧
（約−1.8V）とし、又、抵抗R5とR6の両端に発生
する電圧振幅IE1・R5，IE2・R6を、ECLライン・
レシーバ５の論理振幅（1.0V）となるように各
定数を選定することにより、ECLライン・レシ
ーバ５の入力信号レベルに合致させることができ
る。
IC化されたECLライン・レシーバ５は、通常
１段当り７〜10倍程度の差動電圧利得を有してい
る。従つて、これを２〜３個縦続接続することに
より、電圧比較回路として必要な利得を得ること
ができる。
１段当り７〜10倍程度の差動電圧利得を有してい
る。従つて、これを２〜３個縦続接続することに
より、電圧比較回路として必要な利得を得ること
ができる。
又、ECLライン・レシーバ５の入力電圧範囲
は、−1.8V〜−0.8V程度であり、正の電圧が加わ
るとこのECLライン・レシーバの入力部を破損
することがあるが、本発明回路においては、帰還
回路６によつて、ECLライン・レシーバ５に正
の電圧が加わるのを防止し、これを保護するよう
にしている。即ち、第２図回路において、今、何
んらかの原因で電流IE1，IE2の値が増加し、Ａ点
の電位が上昇したとする。すると、抵抗R7，R8
によつて適当に分圧された分圧電圧efも上昇し、
帰還回路６を介して、電圧制御型定電流源を構成
しているトランジスタQ5のベース電位を上昇さ
せる。これによつて、差動増幅器３に流れる電流
ISが増え、レベルシフト回路４に流れる電流IE1，
IE2を減少させる。このようなコモンモード・フ
イードバツクにより、ECLライン・レシーバ５
の入力電圧レベルVo1，Vo2が正側に上昇するこ
とを防ぎ、ECLライン・レシーバ５を保護する
ことができる。
は、−1.8V〜−0.8V程度であり、正の電圧が加わ
るとこのECLライン・レシーバの入力部を破損
することがあるが、本発明回路においては、帰還
回路６によつて、ECLライン・レシーバ５に正
の電圧が加わるのを防止し、これを保護するよう
にしている。即ち、第２図回路において、今、何
んらかの原因で電流IE1，IE2の値が増加し、Ａ点
の電位が上昇したとする。すると、抵抗R7，R8
によつて適当に分圧された分圧電圧efも上昇し、
帰還回路６を介して、電圧制御型定電流源を構成
しているトランジスタQ5のベース電位を上昇さ
せる。これによつて、差動増幅器３に流れる電流
ISが増え、レベルシフト回路４に流れる電流IE1，
IE2を減少させる。このようなコモンモード・フ
イードバツクにより、ECLライン・レシーバ５
の入力電圧レベルVo1，Vo2が正側に上昇するこ
とを防ぎ、ECLライン・レシーバ５を保護する
ことができる。
差動増幅器３において、入力段を構成している
各FETQ1，Q2は、そのドレイン・ソース間電圧
Vdsが上昇すると、ゲートに洩れ電流が流れ、誤
差の原因となることがある。本発明の回路におい
ては、定電流源CC、抵抗R4、トランジスタQ6よ
りなる回路によつて、ドレイン・ソース間電圧
Vdsを、Ic・R4の一定値になるように安定化して
いる。これによつて、高精度を維持することがで
きる。尚、ドレイン・ソース間電圧Vdsは、使用
するFETQ1，Q2の特性表により、ゲート電流が
流れない範囲の電圧が設定されるものとする。
各FETQ1，Q2は、そのドレイン・ソース間電圧
Vdsが上昇すると、ゲートに洩れ電流が流れ、誤
差の原因となることがある。本発明の回路におい
ては、定電流源CC、抵抗R4、トランジスタQ6よ
りなる回路によつて、ドレイン・ソース間電圧
Vdsを、Ic・R4の一定値になるように安定化して
いる。これによつて、高精度を維持することがで
きる。尚、ドレイン・ソース間電圧Vdsは、使用
するFETQ1，Q2の特性表により、ゲート電流が
流れない範囲の電圧が設定されるものとする。
尚、上記の実施例において、差動増幅器３の入
力部にアツテネータを付加し、FETの入力電圧
範囲を越えるような高入力信号に対応できるよう
にしてもよい。又、トランジスタQ3，Q4のコレ
クタ間の信号振幅が大きい場合、この間に、例え
ばシヨツトキーバリアダイオードによるクランプ
回路を接続し、振幅を制限するようにすれば、電
圧比較回路としての速度を向上させることができ
る。又、第２図回路において、抵抗R4と並列に
コンデンサを接続すれば、高周波特性を改善する
ことができる。
力部にアツテネータを付加し、FETの入力電圧
範囲を越えるような高入力信号に対応できるよう
にしてもよい。又、トランジスタQ3，Q4のコレ
クタ間の信号振幅が大きい場合、この間に、例え
ばシヨツトキーバリアダイオードによるクランプ
回路を接続し、振幅を制限するようにすれば、電
圧比較回路としての速度を向上させることができ
る。又、第２図回路において、抵抗R4と並列に
コンデンサを接続すれば、高周波特性を改善する
ことができる。
（発明の効果）
以上説明したように、本発明によれば、市販の
ECLラインレシーバを利得段に使用するもので、
安価で且つ簡単な構成となり、しかも次に列挙す
るような種々の特徴を有する電圧比較回路が実現
できる。
ECLラインレシーバを利得段に使用するもので、
安価で且つ簡単な構成となり、しかも次に列挙す
るような種々の特徴を有する電圧比較回路が実現
できる。
高周波用FETを入力段に用いた差動増幅器
を用い、信号を直接比較する構成であるから、
入力抵抗が高く、又、リニアリテイーがよい。
を用い、信号を直接比較する構成であるから、
入力抵抗が高く、又、リニアリテイーがよい。
FETのドレイン・ソース間電圧を安定化し
ているので、ゲート電流が流れず、高精度が維
持できる。
ているので、ゲート電流が流れず、高精度が維
持できる。
コモン・モードフイードバツクにより、
ECLライン・レシーバの入力レベルを安定化
しているので、ECLライン・レシーバの保護
を確実に行える。
ECLライン・レシーバの入力レベルを安定化
しているので、ECLライン・レシーバの保護
を確実に行える。
第１図は本発明回路の基本的な構成ブロツク
図、第２図は本発明回路の具体的な接続図、第３
図は従来回路のブロツク図である。 ３…差動増幅器、４…レベルシフト回路、５…
ECLライン・レシーバ、６…帰還回路、Q1，Q2
…FET、Q3〜Q8…トランジスタ、R1〜R8…抵
抗。
図、第２図は本発明回路の具体的な接続図、第３
図は従来回路のブロツク図である。 ３…差動増幅器、４…レベルシフト回路、５…
ECLライン・レシーバ、６…帰還回路、Q1，Q2
…FET、Q3〜Q8…トランジスタ、R1〜R8…抵
抗。
Claims (1)
- 【特許請求の範囲】 １ 入力段に差動接続された高周波用FETを用
いると共に、この差動接続された高周波用FET
に定電流を供給する定電流回路を有した差動増幅
器と、 前記差動接続されたFETとカスコード接続さ
れた第１、第２のトランジスタと、FETのソー
スにベースが接続されエミツタが抵抗R4を介し
て前記第１、第２のトランジスタのベースに接続
された第３のトランジスタとを備え、この第３の
トランジスタのエミツタ回路に定電流を流すこと
で差動接続されたFETのドレイン・ソース間電
圧を一定に安定化させる回路と、 共にベース接地され、それぞれのエミツタに前
記差動増幅器の差動出力信号を受け、コレクタは
２つの抵抗を介して互いに接続された第４、第５
のトランジスタと、このコレクタに接続された抵
抗の共通接続点Ａの電位を分圧する分圧手段と、
からなり、第４、第５のトランジスタのコレクタ
から差動電圧を出力するレベルシフト回路と、 このレベルシフト回路からの信号を入力する
ECLライン・レシーバと、 前記分圧手段で得られた分圧信号を前記差動増
幅器の定電流回路に加え、前記共通接続点Ａの電
位が上昇すると前記差動増幅器の差動出力信号を
減少させる方向に帰還をかける回路と、 を備え、前記差動増幅器の一方のFETのゲート
に測定信号を印加し、他方のFETのゲートに参
照電圧を印加するようにしたことを特徴とする電
圧比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6583585A JPS61224720A (ja) | 1985-03-29 | 1985-03-29 | 電圧比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6583585A JPS61224720A (ja) | 1985-03-29 | 1985-03-29 | 電圧比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224720A JPS61224720A (ja) | 1986-10-06 |
| JPH0462495B2 true JPH0462495B2 (ja) | 1992-10-06 |
Family
ID=13298467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6583585A Granted JPS61224720A (ja) | 1985-03-29 | 1985-03-29 | 電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61224720A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02182018A (ja) * | 1989-01-09 | 1990-07-16 | Nippon Telegr & Teleph Corp <Ntt> | 識別回路 |
-
1985
- 1985-03-29 JP JP6583585A patent/JPS61224720A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61224720A (ja) | 1986-10-06 |
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