JPH0445865B2 - - Google Patents
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- JPH0445865B2 JPH0445865B2 JP59050856A JP5085684A JPH0445865B2 JP H0445865 B2 JPH0445865 B2 JP H0445865B2 JP 59050856 A JP59050856 A JP 59050856A JP 5085684 A JP5085684 A JP 5085684A JP H0445865 B2 JPH0445865 B2 JP H0445865B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- memory
- data memory
- generating
- Prior art date
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- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は、パイプライン的にデータ処理する信
号処理装置に関するものである。
号処理装置に関するものである。
（従来技術）
従来、ソーナ等のデイジタル信号処理システム
を構成する信号処理装置では、信号処理特有の複
雑なデータアドレスを生成しながら高速パイプラ
イン処理を実現することが要求される。通常前記
信号処理装置は動作プログラムを格納するプログ
ラムメモリと、処理データを格納するデータメモ
リと、該データメモリをアクセスするためのアド
レスを発生するアドレス発生器と、前記データメ
モリ上のデータを演算処理する演算処理器とから
構成され、データのパイプライン処理を実現して
いる。
を構成する信号処理装置では、信号処理特有の複
雑なデータアドレスを生成しながら高速パイプラ
イン処理を実現することが要求される。通常前記
信号処理装置は動作プログラムを格納するプログ
ラムメモリと、処理データを格納するデータメモ
リと、該データメモリをアクセスするためのアド
レスを発生するアドレス発生器と、前記データメ
モリ上のデータを演算処理する演算処理器とから
構成され、データのパイプライン処理を実現して
いる。
一方、前記システムにおける処理の代表例とし
て、フエーズドアレイのビーム形成を実現するビ
ーム形成器、即ちビームフオーマがある。このビ
ームフオーマは、フエーズドアレイの多数のセン
サ出力に対して、各センサに固有の遅延量を与え
て加算することによりビームを形成する処理であ
る。また、このビームフオーマは、前記信号処理
装置において、データメモリのアクセスに巡回ア
ドレスを使用し、書込みアドレスと読み出しアド
レスを制御し、データメモリ上にシフトレジスタ
の機能を再現することにより実現でき、前記遅延
量は書込みアドレスに対する読み出しアドレスの
変位として与えることができる。
て、フエーズドアレイのビーム形成を実現するビ
ーム形成器、即ちビームフオーマがある。このビ
ームフオーマは、フエーズドアレイの多数のセン
サ出力に対して、各センサに固有の遅延量を与え
て加算することによりビームを形成する処理であ
る。また、このビームフオーマは、前記信号処理
装置において、データメモリのアクセスに巡回ア
ドレスを使用し、書込みアドレスと読み出しアド
レスを制御し、データメモリ上にシフトレジスタ
の機能を再現することにより実現でき、前記遅延
量は書込みアドレスに対する読み出しアドレスの
変位として与えることができる。
しかしながら、前記遅延量及び、該遅延量より
決定される前記アドレスの変位は、各センサに固
有の値であり、通常演算により求めることは困難
である。このため、各センサに対応したアドレス
変位のテーブル、即ちアドレステーブルを専用に
設ける必要があつた。また、従来この様なアドレ
ステーブルとしては、専用のアドレステーブルメ
モリと、該アドレステーブルメモリ用のアドレス
カウンタを設ける方法もあつたが、何づれも信号
処理装置のハードウエア構成上、極めて経済性に
欠けていた。
決定される前記アドレスの変位は、各センサに固
有の値であり、通常演算により求めることは困難
である。このため、各センサに対応したアドレス
変位のテーブル、即ちアドレステーブルを専用に
設ける必要があつた。また、従来この様なアドレ
ステーブルとしては、専用のアドレステーブルメ
モリと、該アドレステーブルメモリ用のアドレス
カウンタを設ける方法もあつたが、何づれも信号
処理装置のハードウエア構成上、極めて経済性に
欠けていた。
（発明の目的）
本発明は、これらの問題点を解決するためにな
されたものであつて、前記アドレステーブルをプ
ログラムメモリにおくことにより、従来のパイプ
ライン処理機能を損なうことなく、前記専用のア
ドレステーブルメモリと、アドレスカウンタを除
去し、ハードウエア量の低減をはかり、プログラ
ム開発及びメンテナンス時に行なつていた専用の
ハードウエアの操作を無くし、通常のプログラム
の操作の一環として取扱える汎用性の有るデータ
処理装置を提供するものである。
されたものであつて、前記アドレステーブルをプ
ログラムメモリにおくことにより、従来のパイプ
ライン処理機能を損なうことなく、前記専用のア
ドレステーブルメモリと、アドレスカウンタを除
去し、ハードウエア量の低減をはかり、プログラ
ム開発及びメンテナンス時に行なつていた専用の
ハードウエアの操作を無くし、通常のプログラム
の操作の一環として取扱える汎用性の有るデータ
処理装置を提供するものである。
（発明の構成）
本発明は、コントロールプログラムを格納する
プログラムメモリーと、 処理データを格納するデータメモリを備え、該
データメモリのアドレス生成にアドレステーブル
を必要とする信号処理装置において、 演算処理器のアドレス発生手段と複数のレジス
タとを設け、前記アドレス発生手段は、モジユロ
レジスタ及びカレントアドレスカウンタを備え、 前記プログラムメモリ上に、命令コード、前記
アドレステーブルのアドレス等から構成されるマ
クロ命令と前記アドレステーブルとを格納させ、
前記演算処理器は、前記マクロ命令を解読し、マ
クロ命令中のアドレステーブルとアドレスを該演
算処理器内に設けられたアドレスカウンタに設定
した後、この設定したアドレスを順次＋１更新す
ることにより、プログラムメモリ内のアドレステ
ーブルを読み出して第１のアドレスとして出力
し、前記アドレス発生手段により、更に第１のア
ドレスとモジユロレジスタ及びカレントアドレス
カウンタの値からモジロ演算等を行い、データメ
モリのアドレスとなる第２のアドレスを生成させ
ると共に、前記複数のレジスタに、第１のアドレ
スの読み出し時及び第２のアドレスの生成時に、
夫々第１のアドレス及び第２のアドレスを一時記
憶保持させ、 順次、アドレスカウンタの更新動作と、プログ
ラムメモリから第１のアドレスを読み出し、一時
記憶保持する動作と、アドレス発生手段により第
２のアドレスを生成し、一時記憶保持する動作
を、１マシンサイクルごとに並行してパイプライ
ン的に実行することにより、データメモリのアド
レスを連続的に生成することを特徴とするデータ
処理装置である。
プログラムメモリーと、 処理データを格納するデータメモリを備え、該
データメモリのアドレス生成にアドレステーブル
を必要とする信号処理装置において、 演算処理器のアドレス発生手段と複数のレジス
タとを設け、前記アドレス発生手段は、モジユロ
レジスタ及びカレントアドレスカウンタを備え、 前記プログラムメモリ上に、命令コード、前記
アドレステーブルのアドレス等から構成されるマ
クロ命令と前記アドレステーブルとを格納させ、
前記演算処理器は、前記マクロ命令を解読し、マ
クロ命令中のアドレステーブルとアドレスを該演
算処理器内に設けられたアドレスカウンタに設定
した後、この設定したアドレスを順次＋１更新す
ることにより、プログラムメモリ内のアドレステ
ーブルを読み出して第１のアドレスとして出力
し、前記アドレス発生手段により、更に第１のア
ドレスとモジユロレジスタ及びカレントアドレス
カウンタの値からモジロ演算等を行い、データメ
モリのアドレスとなる第２のアドレスを生成させ
ると共に、前記複数のレジスタに、第１のアドレ
スの読み出し時及び第２のアドレスの生成時に、
夫々第１のアドレス及び第２のアドレスを一時記
憶保持させ、 順次、アドレスカウンタの更新動作と、プログ
ラムメモリから第１のアドレスを読み出し、一時
記憶保持する動作と、アドレス発生手段により第
２のアドレスを生成し、一時記憶保持する動作
を、１マシンサイクルごとに並行してパイプライ
ン的に実行することにより、データメモリのアド
レスを連続的に生成することを特徴とするデータ
処理装置である。
以下本発明の実施例を図にしたがつて詳細に説
明する。
明する。
（実施例）
第１図は、本発明の実施例であるデータ処理装
置を示すブロツクである。同図において、１０は
演算処理器、２０はプログラムメモリ、３０はデ
ータメモリ、４０はアドレス発生器、４１は入力
レジスタ、４２はアドレス発生手段、４３は出力
レジスタ、５０は双方向のバススイツチ、６０は
データバスである。７０はプログラムメモリをア
クセスするためのPMアドレスであり、演算処理
器１０からプログラムメモリ２０に供給される。
８０はプログラムメモリ２０、入力レジスタ４１
及びバススイツチ５０に接続されるバス、９０は
データメモリ３０をアクセスするためのDMアド
レスであり、出力レジスタ４３からデータメモリ
３０に供給される。データバス６０は演算処理器
１０、データメモリ３０、アドレス発生手段４２
及びバススイツチ５０に接続される。入力レジス
タ４１の出力は、アドレス発生手段４２に供給さ
れ、アドレス発生手段４２の出力は出力レジスタ
４３へ供給される。
置を示すブロツクである。同図において、１０は
演算処理器、２０はプログラムメモリ、３０はデ
ータメモリ、４０はアドレス発生器、４１は入力
レジスタ、４２はアドレス発生手段、４３は出力
レジスタ、５０は双方向のバススイツチ、６０は
データバスである。７０はプログラムメモリをア
クセスするためのPMアドレスであり、演算処理
器１０からプログラムメモリ２０に供給される。
８０はプログラムメモリ２０、入力レジスタ４１
及びバススイツチ５０に接続されるバス、９０は
データメモリ３０をアクセスするためのDMアド
レスであり、出力レジスタ４３からデータメモリ
３０に供給される。データバス６０は演算処理器
１０、データメモリ３０、アドレス発生手段４２
及びバススイツチ５０に接続される。入力レジス
タ４１の出力は、アドレス発生手段４２に供給さ
れ、アドレス発生手段４２の出力は出力レジスタ
４３へ供給される。
次に、本発明をビームフオーマを例にとつて説
明する。第２図はビームフオーマの入力データ即
ち、標本化周期ΔtでサンプルされたＫチヤネル
のセンサ出力をデータメモリ上にΔt間隔で０番
地からKN−１番地まで巡回をして格納した例で
ある。Xk,-i（ｉ＝０、１、…、Ｎ−１）は、時刻
−ｉ・Δtにおけるチヤネルｋのセンサ出力、即
ちXk,0が現時刻のデータであり、Xk,-iは現時刻に
対し、ｉ・Δtだけ過去のデータを意味する。以
下にデータメモリへの入力データを格納するため
の書き込みアドレスについて説明する。現時刻の
データXk,0の書き込みアドレスIAkとするとIAkは
次式で示される。
明する。第２図はビームフオーマの入力データ即
ち、標本化周期ΔtでサンプルされたＫチヤネル
のセンサ出力をデータメモリ上にΔt間隔で０番
地からKN−１番地まで巡回をして格納した例で
ある。Xk,-i（ｉ＝０、１、…、Ｎ−１）は、時刻
−ｉ・Δtにおけるチヤネルｋのセンサ出力、即
ちXk,0が現時刻のデータであり、Xk,-iは現時刻に
対し、ｉ・Δtだけ過去のデータを意味する。以
下にデータメモリへの入力データを格納するため
の書き込みアドレスについて説明する。現時刻の
データXk,0の書き込みアドレスIAkとするとIAkは
次式で示される。
IAk＝ｋ・Ｎ＋(J)modN ……(1)
但し(J)modN＝Ｊ−ｒ・Ｎ
０Ｊ−ｒ・Ｎ＜Ｎ
ｒ＝整数
(1)式において(J)monNはモジユロ演算であり、
Ｊの値を０からＮ−１の巡回アドレスに変換す
る。Ｎは巡回周期であり、Ｎ＝2M（Ｍは整数）で
示される２のベキ乗とする。Ｊは標本化周期Δt
でサンプルされるセンサ出力データをΔt毎にIAk
番地に格納するたびに−１更新されるカレントア
ドレスである。この結果、IAkは常に現時刻のデ
ータ即ち、最新のデータのアドレスを示すことに
なる。
Ｊの値を０からＮ−１の巡回アドレスに変換す
る。Ｎは巡回周期であり、Ｎ＝2M（Ｍは整数）で
示される２のベキ乗とする。Ｊは標本化周期Δt
でサンプルされるセンサ出力データをΔt毎にIAk
番地に格納するたびに−１更新されるカレントア
ドレスである。この結果、IAkは常に現時刻のデ
ータ即ち、最新のデータのアドレスを示すことに
なる。
以上の動作を第１図により説明する。Ｋチヤネ
ルのセンサ出力は標本化されて、Δt間隔で入力
装置（図示せず）からデータバス６０を介して、
データメモリ３０に書き込まれる。データメモリ
３０のアドレスはアドレス発生手段４２により生
成され、出力レジスタ４３を経由し、DMアドレ
ス９０により供給される。前記巡回周期ＮはＮ＝
2Mで与えられる整数Ｍとして演算処理器１０よ
り、データバス６０を介して、アドレス発生手段
４２内のモジユロレジスタ（図示せず）にあらか
じめ格納されているものとする。又、カレントア
ドレスＪはアドレス発生手段４２内のカレントア
ドレスカウンタ（図示せず）の内容であり、初期
設定時に例えば０に初期化されたのち、前記Ｋチ
ヤネルのデータをデータメモリ３０に書き込む直
前に−１更新する。
ルのセンサ出力は標本化されて、Δt間隔で入力
装置（図示せず）からデータバス６０を介して、
データメモリ３０に書き込まれる。データメモリ
３０のアドレスはアドレス発生手段４２により生
成され、出力レジスタ４３を経由し、DMアドレ
ス９０により供給される。前記巡回周期ＮはＮ＝
2Mで与えられる整数Ｍとして演算処理器１０よ
り、データバス６０を介して、アドレス発生手段
４２内のモジユロレジスタ（図示せず）にあらか
じめ格納されているものとする。又、カレントア
ドレスＪはアドレス発生手段４２内のカレントア
ドレスカウンタ（図示せず）の内容であり、初期
設定時に例えば０に初期化されたのち、前記Ｋチ
ヤネルのデータをデータメモリ３０に書き込む直
前に−１更新する。
次に本発明の１例として用いるビームフオーマ
の演算について説明する。第３図は、プログラム
メモリ２０上の命令とアドレステーブルの関係を
示すものである。
の演算について説明する。第３図は、プログラム
メモリ２０上の命令とアドレステーブルの関係を
示すものである。
図中に示す命令は、番地ａ及び番地ａ＋１に２
語で構成されたマクロ命令であり、該命令はビー
ムフオーマ命令として用いる。このビームフオー
マ命令は、１語目は命令コードと前記センサチヤ
ネル数Ｋにより構成され、２語目はアドレステー
ブルの先頭アドレスFAを示す。従つて該命令は、
番地FAから連続したＫ語のアドレステーブルを
必要とする。
語で構成されたマクロ命令であり、該命令はビー
ムフオーマ命令として用いる。このビームフオー
マ命令は、１語目は命令コードと前記センサチヤ
ネル数Ｋにより構成され、２語目はアドレステー
ブルの先頭アドレスFAを示す。従つて該命令は、
番地FAから連続したＫ語のアドレステーブルを
必要とする。
各アドレステーブルは、チヤネル番号ｋとチヤ
ネルｋの遅延量に相当するアドレス変位Dkによ
り構成される。アドレステーブルのビツト幅をＰ
とすると、上位Ｐ−Ｍビツトをチヤネル番号ｋに
割当て、下位Ｍビツトをアドレス変化Dkに割当
て、結果として、ｋ・2M＋DK即ち、ｋ・Ｎ＋Dk
の形で構成している。但し、Ｎ及びＭはＮ＝2Mで
表わされる前述の値と同じである。
ネルｋの遅延量に相当するアドレス変位Dkによ
り構成される。アドレステーブルのビツト幅をＰ
とすると、上位Ｐ−Ｍビツトをチヤネル番号ｋに
割当て、下位Ｍビツトをアドレス変化Dkに割当
て、結果として、ｋ・2M＋DK即ち、ｋ・Ｎ＋Dk
の形で構成している。但し、Ｎ及びＭはＮ＝2Mで
表わされる前述の値と同じである。
次にビームフオーマ命令の動作を第１図により
説明する。先ず、演算処理器１０内のPMアドレ
ス７０を発生する。アドレスカウンタ（図示せ
ず）の内容が、第３図に示す番地ａの命令として
プログラムメモリ２０より読み出される。プログ
ラムメモリ２０より読み出されたａ番地の命令は
バス８０、バススイツチ５０及びデータバス６０
を経由して演算処理器１０に入力され、チヤネル
数Ｋのビームフオーマ命令として解読される。
説明する。先ず、演算処理器１０内のPMアドレ
ス７０を発生する。アドレスカウンタ（図示せ
ず）の内容が、第３図に示す番地ａの命令として
プログラムメモリ２０より読み出される。プログ
ラムメモリ２０より読み出されたａ番地の命令は
バス８０、バススイツチ５０及びデータバス６０
を経由して演算処理器１０に入力され、チヤネル
数Ｋのビームフオーマ命令として解読される。
次に前記アドレスカウンタは＋１更新されて番
地ａ＋１となり、前述と同様の経路で第３図に示
す番地ａ＋１の命令であるアドレステーブルの先
頭アドレスFAが読み出されて演算処理器１０に
入力される。前記アドレスカウンタは再度＋１更
新されて番地ａ＋２として例えばスタツクに一時
退避され、前記アドレステーブルの先頭アドレス
FAが前記アドレスカウンタに格納される。次に、
前記アドレスカウンタはマシンサイクル毎に＋１
更新され前記FAからFA＋Ｋ−１までの値をPM
アドレス７０を介して送出し、プログラムメモリ
２０のFAからFA＋Ｋ−１番地に格納されている
アドレステーブルｋ・Ｎ＋Dk（ｋ＝０〜Ｋ−１）
を読み出し、バス８０を介して入力レジスタ４１
に格納する。前記アドレステーブルは１マシンサ
イクル遅れて入力レジスタ４１から出力され、ア
ドレス発生手段４２に供給される。
地ａ＋１となり、前述と同様の経路で第３図に示
す番地ａ＋１の命令であるアドレステーブルの先
頭アドレスFAが読み出されて演算処理器１０に
入力される。前記アドレスカウンタは再度＋１更
新されて番地ａ＋２として例えばスタツクに一時
退避され、前記アドレステーブルの先頭アドレス
FAが前記アドレスカウンタに格納される。次に、
前記アドレスカウンタはマシンサイクル毎に＋１
更新され前記FAからFA＋Ｋ−１までの値をPM
アドレス７０を介して送出し、プログラムメモリ
２０のFAからFA＋Ｋ−１番地に格納されている
アドレステーブルｋ・Ｎ＋Dk（ｋ＝０〜Ｋ−１）
を読み出し、バス８０を介して入力レジスタ４１
に格納する。前記アドレステーブルは１マシンサ
イクル遅れて入力レジスタ４１から出力され、ア
ドレス発生手段４２に供給される。
アドレス発生手段４２は、前記モジユロレジス
タにより、入力されるＰビツトのアドレスを上位
Ｐ−Ｍビツト（前述のｋ・Ｎに相当する）と下位
Ｍビツト（前述のDkに相当する）に分け、下位
Ｍビツトに対し前記カレントアドレスＪを加算し
た後、再び前記上位Ｐ−Ｍビツトと合わされるこ
とによりデータメモリ３０の読み出しアドレスを
発生する。
タにより、入力されるＰビツトのアドレスを上位
Ｐ−Ｍビツト（前述のｋ・Ｎに相当する）と下位
Ｍビツト（前述のDkに相当する）に分け、下位
Ｍビツトに対し前記カレントアドレスＪを加算し
た後、再び前記上位Ｐ−Ｍビツトと合わされるこ
とによりデータメモリ３０の読み出しアドレスを
発生する。
WAk＝kN＋（Ｊ＋Dk）modN ……(2)
前記アドレス発生手段４２で発生した前記読み
出しアドレスWAkは、出力レジスタ４３に格納
され、１マシンサイクル遅れて出力レジスタ４３
から出力されて、DMアドレス９０を介して、デ
ータメモリ３０をアクセスする。前記読み出しア
ドレスWAk番地のデータメモリ３０の内容は、
第２図におけるXk,-i（ｉ＝Dk）であり、時間的に
Dk・Δtだけ過去のデータであり、Dk・Δtの遅延
データを意味する。データメモリ３０から読み出
されたXk,-Dk（ｋ＝０〜Ｋ−１）はデータバス６
０を介して演算処理器１０に入力され、演算が実
行されて、ビームフオーマの結果となる。
出しアドレスWAkは、出力レジスタ４３に格納
され、１マシンサイクル遅れて出力レジスタ４３
から出力されて、DMアドレス９０を介して、デ
ータメモリ３０をアクセスする。前記読み出しア
ドレスWAk番地のデータメモリ３０の内容は、
第２図におけるXk,-i（ｉ＝Dk）であり、時間的に
Dk・Δtだけ過去のデータであり、Dk・Δtの遅延
データを意味する。データメモリ３０から読み出
されたXk,-Dk（ｋ＝０〜Ｋ−１）はデータバス６
０を介して演算処理器１０に入力され、演算が実
行されて、ビームフオーマの結果となる。
最後に、スタツクに一時退避しておいた値（番
地）ａ＋２が前記アドレスカウンタに格納され、
次命令（番地ａ＋２及び番地ａ＋３の２語命令）
の実行に移る。
地）ａ＋２が前記アドレスカウンタに格納され、
次命令（番地ａ＋２及び番地ａ＋３の２語命令）
の実行に移る。
以上の構成とすることにより、１マシンサイク
ル毎に読み出し用アドレスが生成できる。またプ
ログラムメモリ内のアドレステーブルの読み出し
用アドレスの発生は前記アドレスカウンタをただ
インクリメントするだけで良い構成となる。この
ためパイプライン的にアドレスを生成することが
でき、プログラムメモリ及びデータメモリが独立
して並列に処理できる。
ル毎に読み出し用アドレスが生成できる。またプ
ログラムメモリ内のアドレステーブルの読み出し
用アドレスの発生は前記アドレスカウンタをただ
インクリメントするだけで良い構成となる。この
ためパイプライン的にアドレスを生成することが
でき、プログラムメモリ及びデータメモリが独立
して並列に処理できる。
（発明の効果）
本発明は、プログラムメモリ上にアドレステー
ブルを格納することにより、専用のアドレステー
ブルメモリ及びアドレスカウンタを必要とせず、
ハードウエアを減少し、プログラム管理を容易に
することが出来る。前記アドレステーブルをアド
レス発生器に供給することにより、ソーナ等のア
レイ構造に依存した複雑なアドレス発生が容易に
できる。前記アドレス発生器のアドレス発生手段
の入力及び出力に入力レジスタ及び出力レジスタ
を設けたことにより、前記アドレステーブルの読
み出しからDMアドレスの発生及び処理データの
演算をパイプライン的に実行できる利点がある。
ブルを格納することにより、専用のアドレステー
ブルメモリ及びアドレスカウンタを必要とせず、
ハードウエアを減少し、プログラム管理を容易に
することが出来る。前記アドレステーブルをアド
レス発生器に供給することにより、ソーナ等のア
レイ構造に依存した複雑なアドレス発生が容易に
できる。前記アドレス発生器のアドレス発生手段
の入力及び出力に入力レジスタ及び出力レジスタ
を設けたことにより、前記アドレステーブルの読
み出しからDMアドレスの発生及び処理データの
演算をパイプライン的に実行できる利点がある。
第１図は、本発明の実施例であるデータ処理装
置を示すブロツク図、第２図はデータメモリ上の
データ配列の例を示す図、第３図はプログラムメ
モリ上の命令とアドレステーブルの関係を示す図
である。 １０……演算処理器、２０……プログラムメモ
リ、３０……データメモリ、４０……アドレス発
生器、４１……入力レジスタ、４２……アドレス
発生手段、４３……出力レジスタ、５０……バス
スイツチ、６０……データバス、７０……PMア
ドレス、８０……バス、９０……DMアドレス。
置を示すブロツク図、第２図はデータメモリ上の
データ配列の例を示す図、第３図はプログラムメ
モリ上の命令とアドレステーブルの関係を示す図
である。 １０……演算処理器、２０……プログラムメモ
リ、３０……データメモリ、４０……アドレス発
生器、４１……入力レジスタ、４２……アドレス
発生手段、４３……出力レジスタ、５０……バス
スイツチ、６０……データバス、７０……PMア
ドレス、８０……バス、９０……DMアドレス。
Claims (1)
- 【特許請求の範囲】 １ コントロールプログラムを格納するプログラ
ムメモリーと、 処理データを格納するデータメモリを備え、該
データメモリのアドレス生成にアドレステーブル
を必要とする信号処理装置において、 演算処理器とアドレス発生手段と複数のレジス
タとを設け、前記アドレス発生手段は、モジユロ
レジスタ及びカレントアドレスカウンタを備え、 前記プログラムメモリ上に、命令コード、前記
アドレステーブルのアドレス等から構成されるマ
クロ命令と前記アドレステーブルとを格納させ、
前記演算処理器は、前記マクロ命令を解読し、マ
クロ命令中のアドレステーブルのアドレスを該演
算処理器内に設けられたアドレスカウンタに設定
した後、この設定したアドレスを順次＋１更新す
ることにより、プログラムメモリ内のアドレステ
ーブルを読み出して第１のアドレスとして出力
し、前記アドレス発生手段により、更に第１のア
ドレスとモジユロレジスタ及びカレントアドレス
カウンタの値からモジユロ演算等を行い、データ
メモリのアドレスとなる第２のアドレスを生成さ
せると共に、前記複数のレジスタに、第１のアド
レスの読み出し時及び第２のアドレスの生成時
に、夫々第１のアドレス及び第２のアドレスを一
時記憶保持させ、 順次、アドレスカウンタの更新動作と、プログ
ラムメモリから第１のアドレスを読み出し、一時
記憶保持する動作と、アドレス発生手段により第
２のアドレスを生成し、一時記憶保持する動作
を、１マシンサイクルごとに並行してパイプライ
ン的に実行することにより、データメモリのアド
レスを連続的に生成することを特徴とするデータ
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050856A JPS60195643A (ja) | 1984-03-19 | 1984-03-19 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050856A JPS60195643A (ja) | 1984-03-19 | 1984-03-19 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60195643A JPS60195643A (ja) | 1985-10-04 |
| JPH0445865B2 true JPH0445865B2 (ja) | 1992-07-28 |
Family
ID=12870362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59050856A Granted JPS60195643A (ja) | 1984-03-19 | 1984-03-19 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60195643A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4935867A (en) * | 1986-03-04 | 1990-06-19 | Advanced Micro Devices, Inc. | Signal processor memory management unit with indirect addressing using selectable offsets and modulo values for indexed address calculations |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5725069A (en) * | 1980-07-21 | 1982-02-09 | Hitachi Ltd | Vector data processing equipment |
| DE3233791A1 (de) * | 1982-09-11 | 1984-03-15 | Robert Bosch Gmbh, 7000 Stuttgart | Vorrichtung zum abrufen und/oder zur optimierung von daten |
-
1984
- 1984-03-19 JP JP59050856A patent/JPS60195643A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60195643A (ja) | 1985-10-04 |
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