JPH0446462A - 画像処理装置の領域認識方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は画像処理装置の領域認識方式に関し、特に不
特定の任意形状の閉領域のみならず、これに内接または
外接する矩形領域を取出すことのできる画像処理装置の
領域認識方式に関する。

（従来の技術） 近年、複写機、ファクシミリ等の画像処理装置において
、原稿の一部分の領域に対して、各種の画像変換、編集
等の処理を施せるようにしたものが開発されている。

この画像処理装置の領域認識方式の一例として、原稿面
にマーカーペン等によりマーキングを行い、これを画像
処理装置の入力部から読込んだ後、マークを検出して、
閉領域を認識するようにしたものがある。

この方式は、複雑な形状の閉領域を認識する場合には、
領域の誤認識を起こし易いが、原理的には任意の形状の
閉領域を認識することができる。

（発明が解決しようとする課題） しかしながら、この方式に使用されるマーキングは一般
的に手書きによるものであるため、マーキングの周辺部
は凹凸がある形状となり、画像処理の種類によってはそ
の領域の周辺部にぎざぎざが発生し、見苦しくなるとい
う問題があった。

例えば、第１８図のように、原稿上に書かれた文字Ｂに
マーキングが施されている場合、画像処理の内容が（ａ
）の削除であれば前記領域の周辺部にぎざぎざは表れな
いが、（ｂ）の白黒反転の処理、（ｃ）の網点掛は処理
等では、その領域の周辺部にぎざぎざが表れることにな
る。

また、この従来方式では領域の認識と画像処理を同時に
リアルタイムに行えるという利点はあるが、事前にその
領域位置が不明であるため、実現できる処理内容に限界
があるという問題があった。

例えば、抽出したいくつかの部分を別の位置に移動して
再現することができないという問題があった。

この発明の目的は、前記した従来方式の問題点を除去し
、原稿に凹凸のあるマーキングが施されていでも、指示
領域を直線的にきれいに取出すことができる画像処理装
置の領域認識方式を提供することにある。

また、処理動作の事前に指示領域の位置、形状を知るこ
とができる画像処理装置の領域認識方式を提供すること
にある。

（課題を解決するための手段および作用）前記目的を達
成するために、本発明は、画像入力部によって読取られ
た画像データからマーキングを検出する回路と、注目画
素が属するラインおよびの前のラインの隣接画素の判定
結果に基づいて、該注目画素がマーキングによって形成
される閉領域の外、上および内のいずれに属するかを判
定する閉領域認識回路と、該マーキングの閉領域に外接
または内接する矩形領域を検出する手段と、マーキング
の閉領域外でかつ矩形領域内の領域にマーキングの閉領
域内と同じ内容の信号を出力する手段とを備えた点に特
徴がある。

本発明においては、まずマーキング検出回路によって画
像データからマーキングが検出され、次いで前記閉領域
認識回路により、注目画素がマーキングによって形成さ
れる閉領域の外、上および内のいずれに属するかを判定
される。

次に、該マーキングの閉領域に外接または内接する矩形
領域の検出が行われ、マーキングの閉領域外でかつ矩形
領域内の領域にマーキングの閉領域内と同じ内容の信号
が出力される。これにより、前記矩形領域をマーキング
の閉領域内と同等にすることができ、原稿上に記された
マーキングの周辺部の凹凸、ぎざぎざ等を意識すること
無く、マーキング領域に白黒反転、網点掛は等の任意の
処理を施すことができる。

（実施例） 以下に、図面を参照して、本発明の詳細な説明する。

第１図は本発明の一実施例の概略のブロック図を示す。

図において、ｌは画像入力部から送られてきた画像デー
タＶ１から予め設定されたマーキングを検出するマーキ
ング検出回路、２は該検出回路１の出力に基づいて指定
領域を認識する領域認識部である。また、３は領域認識
部２の認識結果を２次元のエリアで記憶するイメージメ
モリ、４は前記認識結果のデータにより認識領域に接す
る矩形形状の位置座標を検出する矩形座標アドレス検出
部、５はその検出アドレスを記憶するアドレスレジスタ
、１２は該検出アドレスによって決定される矩形エリア
に、例えば“１゛の信号を出力する矩形エリア信号発生
回路である。

さらに、６は前記イメージメモリ３に記憶された任意形
状の領域認識結果を出力する際に、矩形エリア信号発生
回路１２からの矩形エリア信号を基に、任意形状から矩
形形状に信号を補正する矩形補正回路、７は任意形状出
力および補正された矩形形状出力からいずれか一つを選
択して出力する出力切替回路、８は前記イメージメモリ
３、矩形座標アドレス検出部、アドレスレジスタ５等に
アクセスして制御を行うシステム制御部である。

また、９は前記出力切替回路７からの出力に基づいて前
記画像データｖ１に削除、白黒反転、網点掛は等の処理
を施す画像処理部である。

第２図は第１図の詳細ブロック図を示す。図において、
第１図と同一の符号は、同一または同等物を示す。

前記マーキング回路１は濃度検出回路１ａｓスレシツル
ドレベル設定回路１ｂ、ノイズ除去回路ＩＣおよびライ
ンメモリ１ｄから構成されている。

濃度検出回路１ａは、マーキングの濃度である、白と黒
の中間のある設定されたグレイ（灰色）レベルを検出す
る回路である。この回路は、第３図に示されているよう
に、２つのスレショルドレベル（ＴＨＩ　、ＴＨ２）を
基準値とする２つの比較器とその出力の論理積を取るゲ
ートから構成することができる。

この濃度検出回路１ａは、マーキングを検出すると、ハ
イ（Ｈ）レベルの信号ＣＯを出力する。

この信号ＣＯはノイズ除去回路１ｃに入力する。

ノイズ除去回路１ｃの一例を第４図（ａ）に示す。

この回路１ｃは、前記濃度検出回路１ａが、入力信号ｖ
１に含まれるノイズ成分や画像エツジ部に生ずる中間濃
度レベルによりマーキングでない部分をマーキングとし
て誤検出してしまったものを除去する回路である。その
原理は、前記濃度検出回路１ａの検出結果が、主走査方
向および副走査方向に連続して検出された場合のみ正し
いマーキングと判定するものである。

例えば、同図（ｂ）に示されているように、３ラインの
主走査方向の各３画＄Ｄ１１、ＤＩ２、Ｄ１３、Ｄ２１
．　Ｄ２２、Ｄ２３、Ｄ３１ＳＤ３２およびＤ３３の９
画素が全部マーキングと判定された時のみ、マーク信号
Ｃ１を出力し、一つでもマーキングと判定されない画素
が含まれている場合にはノイズと判定する回路である。

いま、シフトレジスタ１３に濃度検出回路１ａの出力で
ある第ｎラインの画素データＤ３３が入力してくると、
シフトレジスタ１３からは画素データＤ３１〜Ｄ３３が
アンドゲート１４に出力される。

一方、２個のラインメモリ１５には（ｎ−２）ライン、
（ｎ−１）ラインの濃度検出回路１ａの出力である画素
データが記憶されており、シフトレジスタ１６からは（
ｎ−１）ラインの３つの画素データＤ２１−Ｄ２３、（
ｎ−２）ラインの３つの画素データＤＩｌ〜ＤＩＢがア
ンドゲート１７に出力される。次いで、前記アンドゲー
ト１４および１７の出力はアンドゲート１８に入り、こ
のアンドゲート１８からはマーク信号Ｃ１が出力される
。

このマーク信号Ｃ１は、注目の画素が前記マーキングの
外、上または中のいずれに属するかを認識する認識回路
２ａに入力する。

認識回路２ａとラインメモリ２ｂの回路の一具体例を第
５図（ａ）に示す。

認識回路２ａは、判定ＲＯＭ２１、ラッチ回路２２およ
びアドレスカウンタ２３から構成されている。

この認識回路２ａには、前記マーク信号ＣＩと、第６図
に示されているような波形のラインクロック（ＬＩＮＥ
　ＣＬ）（）　、ライン選択信号（Ｌ−８ＥＬ）と、画
素クロック（ＰＩＸ　−ＣＬＫ）が入力する。

いま、前記判定ＲＯＭ２１に、第７図に示されているｎ
ライン目のＡ画素に対応するマーク信号ＣＩが入力して
きたとすると、判定ＲＯＭ２１の端子ＩＮ４に入力する
ライン選択信号（Ｌ−８ＥＬ）はハイ（Ｈ）レベルであ
るので、判定ＲＯＭ２１の処理モードは第１モードの動
作をする。この第１モードでは、ｎライン目の読取り中
に、ｎ−２ライン目の最終結果を保持したラインメモリ
３の内容と、現在入力中のｎライン目の１画素前のデー
タおよび現在入力中の検出データの内容により、仮の一
次判定結果を求め、ラインメモリ２ｂに記憶する処理を
行う。

前記第１モードにおいては、判定ＲＯＭ２１は、第８図
のテーブルに基づいて、前記仮の一次判定結果を求める
。第８図の（ａ）は、第７図のＡ画素に対応するマーク
信号Ｃ１が０の時に適用されるテーブルであり、ｎ−２
ラインの対応画素Ｃの最終結果（テーブルの横開）と、
ｎラインの一つ前の画素Ｂの仮の一次判定結果（テーブ
ルの縦１１１ＩＩ）に依存して、前記Ａ画素の仮の一次
判定結果を決定するテーブルである。また、同図（ｂ）
は、Ａ画素に対応するマーク信号ＣＩが０の時に適用さ
れるテーブルである。

前記テーブルにおいて、０、■、Ｍは通常２ビツトのデ
ータで表現されており、０はマーキングの外、■はマー
キングの中、Ｍはマーキングの上、Ｘはマーキングの外
、中および上の判定が不定であることを示している。

例えば、Ａ−０の時、Ｃが０（外）、Ｂが０（外）であ
れば、Ａの仮の一次判定結果はＯ（外）となり、Ｃが１
　（中）、ＢがＭ（上）であれば、Ａの仮の一次判定結
果はｌ（中）となることを示している。また、Ａ−１で
あれば、前記ＣおよびＢの仮の一次判定結果とは関係な
くマーキングの上と仮定できるので、Ａの仮の一次判定
結果はＭ（上）となる。

なお、前記ＡＳＢ％Ｃの画素データを第５図の回路の信
号と対応させると、Ａは判定ＲＯＭ２１の端子ＩＮＩに
入力する信号、Ｂはラッチ２２から端子ＩＮ２に入力す
る信号、Ｃはラインメモリ３から端子ＩＮＳに入力する
信号となる。

上記の動作により、第ｎラインに対して前記第１モード
の処理が終了すると、第７図のれライン目の、仮の一次
判定結果のデータが、前記ラインメモリ３に格納される
ことになる。なお、この時、該ラインメモリ２ｂからは
ｎ−２ラインの最終データｒｌ、ｒ２が出力される（第
６図参照）。

次に、第６図のｎ＋１ラインの時間帯になると、前記判
定ＲＯＭ２１の端子ＩＮ４に入力するライン選択信号（
Ｌ−８ＥＬ）はロウ（Ｌ）に変わる。この結果、判定Ｒ
ＯＭ２１は第２モードの動作に移る。

第２モードは、前記ラインメモリ２ｂに記憶された仮結
果のデータを、隣り合う画素間の関係から、最終結果に
変換する作用をするモードである。

このモードでは、アドレスカウンタ２３はダウンモード
になっているから、ラインメモリ２ｂのアドレスは減少
する方向に変化することになる。

すなわち、第９図に示されているｎラインの仮データを
最終結果に変換する動作は、同図の矢印の方向に進むこ
とになる。また、該第２モードでは、。

前記判定ＲＯＭ２１は第１０図のテーブルにより、前記
変換を行う。

第１０図の横開は注目画素（第９図のＤ）の右隣りの画
素Ｅの最終結果のデータを示し、縦振は該注目画素りの
仮の一次判定結果のデータを示す。

そして、この２つのデータの関係から、該注目画素りの
最終結果が求められる。

例えば、画素Ｅの最終結果がＯ（外）で注目画素ｐの仮
の一次判定結果がＭ（上）であれば、該注目画素りの最
終結果はＭ（上）となり、画素Ｅの最終結果がＭ（上）
で注目画素りの仮の一次判定結果がＸ（不定）であれば
、該注目画＠Ｄの最終結果はＩ（中）となる。

なお、前記り、Ｈの画素データを第５図の回路の信号と
対応させると、Ｄはラインメモリ２ｂから判定ＲＯＭ２
１の端子］Ｎ３に入力する信号に対応し、Ｅはラッチ２
２から端子ＩＮ２に入力する信号に対応する。

第９図のｎラインの最右端の画素は必ずマーキングの外
にあるから、この画素の最終結果は０（外）になってい
る。このため、このｎラインの最右端から一つ左の画素
の最終結果は、この最右端の画素の最終結果と最右端か
ら一つ左の画素の仮データとから第１０図のテーブルに
基づいて求められる。以下、順次ｎラインの画素の仮デ
ータが最終結果に変換される。

以上の動作により、第６図の（ｎ＋１）ラインの時間帯
には、処理モードは第２モードとなり、ラインメモリ２
ｂにｎラインの最終結果のデータが格納され、かつ該ラ
インメモリ２ｂからｎラインの仮データが出力されるこ
とになる。

以上のことから、本実施例によれば、ｌライン毎に２つ
の処理を繰返しながら１つの結果を得ている。このため
、第６図のラインメモリ２ｂの出力データｒｌ、ｒ２か
ら明らかなように、１ライン毎に最終データと仮データ
が交互に出力される。

このラインメモリ２ｂの出力データ「１、ｒ２はデータ
圧縮回路１１と矩形座標アドレス検出回路４に送られる
。

データ圧縮回路１１は領域認識による判定結果を示す出
力データｒｌ、ｒ２を圧縮し、データ量を少なくしてイ
メージメモリ３に記憶される。なお、このイメージメモ
リ３として大きな容量のメモリを用いる場合には、前記
データ圧縮回路１１は不要である。

一方、前記矩形座標アドレス検出回路４に送られた出力
データｒ１、ｒ２は、例えば第１１図の回路のオアゲー
トに入力する。ここに、第１１図は矩形座標アドレス検
出回路４の一具体例を示す。

図において、４１．４２は選択端子（ＳＥＬ）に信号“
０”が印加されるとＡ端子入力を選択し、信号″１°が
印加されるとＢ端子入力を選択するマルチプレクサ、５
は４ビツトのアドレスＡＯ〜Ａ３により決定される番地
に入力データＤ１をラッチするアドレスレジスタ、４４
は２つの入力ＡとＢを比較する比較器、４５は選択端子
（Ｓ　Ｅ　Ｌ）に信号“０”が印加されるとＡ端子入力
を選択し、信号“１”が印加されるとＢ端子入力を選択
するマルチプレクサである。また、４６はタイミング発
生器、４７はアドレス制御回路である。

本実施例では、矩形の領域数を最大４カ所まで検出でき
るようになっている。したがって、アドレスレジスタ５
のアドレス数は前述のように４ビツトとなっており、下
位２ビツトでアドレス値の■ｉｎ　ｓ　ｗａｘ　ｓおよ
びＸＳＹの制御を行い、上位２ビツトでｃｈ数の制御を
行っている。

第１２図は前記アドレスレジスタ５のメモリ割付けの一
例を示している。この例から、アドレスＡＯが一１１１
％■ａＸの区別を表し、アドレスＡＩがＸ１Ｙの区別を
表し、アドレスＡ２　、Ａ３がｃｈ数の区別を表してい
ることが明らかであろう。

次に、第１３図を参照して、第１１図の動作を説明する
。第１３図中の符号は第１１図のそれと対応するものと
する。

オアゲート４８に前記出力データｒｌ、ｒ２が入力する
と、その合成信号ｒｌ＋ｒ２がタイミング発生器４６に
入力する。また、このタイミング発生器４６には、シス
テムクロックとラインクロックが入力する。なお、タイ
ミング発生器４６に合成信号ｒｌ＋ｒ２が入力するよう
にしたのは、マーキングに外接する矩形領域を検出する
場合の例であり、マーキングに内接する矩形領域を検出
する場合には、該タイミング発生器４６に前記出力デー
タｒ２のみを印加するようにすればよい。

タイミング発生器４６は前記合成信号ｒｌ＋ｒ２の立上
がりおよび立下りと同期して所定の長さのメモリチップ
セレクト信号を出力する。一方、アドレス制御回路４７
は最初は“０゛信号をＡＩ端子から出力しているので、
マルチプレクサ４１はＡ端子に入力しているＸアドレス
を選択し、このＸアドレス値は前記アドレスレジスタ５
の（００００）番地に格納される。

次に、アドレス制御回路４７のＡ１端子から“１°信号
が出力されると、マルチプレクサ４１はＢ端子に入力し
ているＹアドレスを選択し、このＹアドレス値は前記ア
ドレスレジスタ４３の（００１０）番地に格納される。

次に、合成信号ｒｌ＋ｒ２が立下った時には、アドレス
制御回路４７のＡ１端子から“０”信号が出力されてい
るので、マルチプレクサ４１はＡ端子に入力しているＸ
アドレスを選択し、このＸアドレス値は前記アドレスレ
ジスタ５の（０００１）番地に格納される。

上記のようにして、マーキングのＸｍ１ｎ　。

Ｘ　ｗａｘおよびＹｍｉｎの初期値が設定されると、以
後は主走査方向の１ライン毎に新たにマルチプレクサ４
１に入力してくるＸアドレス値のマーキングのＸｍ１ｎ
−５ＸＩｌａｘ　−と前記初期値Ｘ１ｌｌｎｓＸｌａｘ
と前記比較器４４で比較され、Ｘ１ｉｎ　　＜Ｘｍ１ｎ
であれば前記アドレス（００００）のデータがＸ５ｉｎ
−に更新され、Ｘｍ１ｎ　−≧Ｘ１ｎであれば該アドレ
ス（００００）のデータは更新されず維持される。また
、Ｘａａｘ　　−＞Ｘｆｆ１ａｘであれば前記アドレス
（０００１）のデータがＸｍａｘ　−に更新され、Ｘｍ
ａｘ　−≦Ｘ　ｗａｘであればアドレス（０００１）の
データは更新されず維持される。

一方、前記初期値Ｙｅｉｎは更新されずに維持され、主
走査方向の２ライン以降に検出されたＹ　ｗａｘが１ラ
イン毎に更新され、この更新はマーキングの検出が終了
するまで無条件に更新される。

以上のようにして、第１１図の回路により、例えば第１
４図に示されているマーキング４９の場合、最終的にＸ
ｍ１ｎ　−Ｘｓ　、Ｘｍａｘ　＝Ｘ２°、Ｙｓｉｎ　−
ＹＩ　ＳＹｍａｘ−Ｙｎが検出される。

なお、第１３図において、メモリライトイネーブル（Ｗ
Ｅ）信号は、比較器４４の出力がマーキングのＸｍ１ｎ
　、　Ｘｍａｘを更新する必要ありと判断した時にのみ
出力される。

上記のようにして求められたマーキングのＸおよびＹ方
向の最小、最大値Ｘ■１ｎ　ｓ　Ｘ５ａｘ　ｓＹｍｌｎ
およびＹ　ｗａｘは矩形エリア信号発生回路１２に送ら
れる。

第１５図は該矩形エリア信号発生回路１２の−具体例を
示す回路図である。矩形エリア信号発生回路１２は図示
されているように、前記アドレスレジスタ５からのＸｍ
１ｎ　　（ＸＩ）、Ｘｍａｘ　　（Ｘ２　）、Ｙｍｉｎ
　　（Ｙｌ　）およびＹｍａｘ　　（Ｙ２　）と、Ｘお
よびＹアドレスカウンタデータを入力とする４個の比較
器とアンドゲートから構成されている。したがって、こ
の回路より、マーキングに外接する矩形領域内は“１″
、矩形領域外は“θ′の矩形領域信号Ｓ３が出力される
。この矩形領域信号Ｓ３は矩形補正回路６に入力される
。

第１６図はこの矩形補正回路６の一興体例を示す。矩形
補正回路６は、第１７図に示されているように、マーキ
ング外でかつ矩形領域Ｓ３内の領域に、マーキング内と
同じ信号Ｓ２を出力する処理を行う。この結果、第１７
図のように、マーキング内およびマーキング外でかつ矩
形領域Ｓ３内に信号Ｓ２、マーキング上に信号Ｓ１が出
力される。

前記イメージメモリ３からの領域信号と、前記矩形補正
回路６からの領域信号は、出力切替回路７に入力し、シ
ステム制御回路８からの選択信号により選択される。例
えば、前記画像処理部９（第１図参照）でマーキング部
を白黒反転あるいは網点掛けの処理等を行う時には、出
力切替回路７は前記矩形補正回路６の出力を選択し、前
記信号ＳＬ　＋８２の領域に対して前記白黒反転あるい
は網点掛けの処理を行う。この結果、この処理は矩形領
域に施されることになり、原稿に付けられたマーキング
の周辺にぎざぎざ等があっても、これが画像処理後の出
力には現れず、きれいに処理を施すことができる。

また、本実施例によれば、予めマーキングの形状がわか
るので、原稿情報に対して多様な処理を施すことができ
る。

なお、前記の実施例では、マーキングに外接する矩形領
域を検出する場合の動作について説明したが、マーキン
グに内接する矩形領域を検出し、該矩形領域内のみに前
記信号Ｓ２を出力するように動作させてもよいことは勿
論である。

（発明の効果） 以上の説明から明らかなように、本発明によれば、マー
キングに外接する矩形に白黒反転あるいは網点掛は等の
編集処理を施すことができるので、マーキングの外周部
にぎざぎざあるいは凹凸があっても、これを再現するこ
となく処理することができる。

また、このため、原稿へのマーキング作業に精度を要求
されず、マーキングを容易にかつ気軽に行えるという利
点がある。

また、予めマーキングの形状がわかるので、原稿情報に
対して多様な処理を施すことができる。

例えば、部分抽出したものを移動させたり、複数の領域
を別の位置に移して再編集する加工を加えたりすること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例の概略のブロック図、第２図
は該実施例の主要部の詳細ブロック図、第３図は濃度検
出回路の一興体例を示す回路図、第４図はノイズ除去回
路の一具体例を示す回路図、第５図は認識回路の一具体
例を示す回路図、第６図は該認識回路の主要部の信号の
タイムチャート、第７図は該認識回路の第１モードの動
作説明図、第８図は該第１モードの判定テーブルを示す
図、第９図は該認識回路の第２モードの動作説明図、第
１０図は該第２モードの判定テーブルを示す図、第１１
図は矩形座標アドレス検出回路の一具体例を示す回路図
、第１２図はそのアドレスレジスタのメモリ割付は図、
第１３図は該矩形座標アドレス検出回路の主要部の信号
のタイムチャート、第１４図は該矩形座標アドレス検出
回路の動作の概念図、第１５図は矩形エリア信号発生回
路の一具体例を示す回路図、第１６図は矩形補正回路の
一具体例を示す回路図、第１７図は該矩形補正回路の動
作の概念図、第１８図は従来のマーキング部の処理例を
示す図である。 １・・・マーキング検出回路、２・・・領域認麿部、４
・・・矩形座標アドレス検出部、５・・・アドレスレジ
スタ、６・・・矩形補正回路、７・・・出力切替回路、
９・・・画像処理部、１２・・・矩形エリア信号発生回
路、 代理人　弁理士　平木通人　外１名 第 図 第 図 （ａ） 第 図（第１モード） 第 図 第 図 第 図 第 図 第 図 第 図 づ Ａ容Ｃ（Ｃ）爬、ジ１

Claims (1)

【特許請求の範囲】
1. （１）画像入力部によって読取られた画像データからマ
   ーキングを検出する回路と、 注目画素が属するラインおよびの前のラインの隣接画素
   の判定結果に基づいて、該注目画素がマーキングによっ
   て形成される閉領域の外、上および内のいずれに属する
   かを判定する閉領域認識回路と、 該マーキングの閉領域に外接または内接する矩形領域を
   検出する手段と、 マーキングの閉領域外でかつ矩形領域内の領域にマーキ
   ングの閉領域内と同じ内容の信号を出力する手段と、 を具備し、 マーキングの閉領域に外接または内接する矩形領域を認
   識できるようにしたことを特徴とする画像処理装置の領
   域認識方式。