JPH05244513A - 光電変換装置及びその駆動方法 - Google Patents
光電変換装置及びその駆動方法Info
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- JPH05244513A JPH05244513A JP4073011A JP7301192A JPH05244513A JP H05244513 A JPH05244513 A JP H05244513A JP 4073011 A JP4073011 A JP 4073011A JP 7301192 A JP7301192 A JP 7301192A JP H05244513 A JPH05244513 A JP H05244513A
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Abstract
(57)【要約】
【目的】 遮光画素と有効画素とを有する光電変換装置
において、有効画素領域で発生したキャリアが遮光画素
へ漏れ込んで発生する遮光画素出力の変動、及びクロス
トークを防止する。 【構成】 遮光画素と有効画素を有し、前記遮光画素と
有効画素の間に設けられたｐ−ｎ接合を有する第２の遮
光画素と、前記ｐ−ｎ接合部の表面側の半導体層上（ベ
ース１）に接続された配線１５と、前記光電変換装置の
蓄積期間中には、前記配線１５を介して前記ｐ−ｎ接合
に逆バイアスを印加させ、リセット期間中にはリセット
電圧を印加させる手段を有することを特徴とする光電変
換装置及びその駆動方法。
において、有効画素領域で発生したキャリアが遮光画素
へ漏れ込んで発生する遮光画素出力の変動、及びクロス
トークを防止する。 【構成】 遮光画素と有効画素を有し、前記遮光画素と
有効画素の間に設けられたｐ−ｎ接合を有する第２の遮
光画素と、前記ｐ−ｎ接合部の表面側の半導体層上（ベ
ース１）に接続された配線１５と、前記光電変換装置の
蓄積期間中には、前記配線１５を介して前記ｐ−ｎ接合
に逆バイアスを印加させ、リセット期間中にはリセット
電圧を印加させる手段を有することを特徴とする光電変
換装置及びその駆動方法。
Description
【０００１】
【産業上の利用分野】本発明は、遮光画素と有効画素を
有する全画素一括リセット型光電変換装置に関するもの
である。
有する全画素一括リセット型光電変換装置に関するもの
である。
【０００２】
【従来の技術】従来のＢＡＳＩＳ（ＢＡｓｅ Ｓｔｏｒ
ｅｄ Ｉｍａｇｅ Ｓｅｎｓｏｒ）エリアセンサの平面
図を図１０に示す。また図１０のＸＸ′の断面を図１１
に示す。図１０，図１１において、１はバイポーラトラ
ンジスタのベースであるＰ型不純物領域、２はエミッタ
であるｎ+ 領域、３はエミッタ出力線であるＡｌ配線、
４はゲート電極であるポリＳｉ電極、５はキャパシタＣ
OX、６は素子分離領域、７は遮光膜であるＡｌ膜、８は
ｎ- エピタキシャル層、９は半導体基板であるＳｉ、１
０はコレクタ電極、１１はゲート酸化膜、１２は層間絶
縁膜１、１３は層間絶縁膜２、１４は表面保護膜、１５
は遮光膜である。
ｅｄ Ｉｍａｇｅ Ｓｅｎｓｏｒ）エリアセンサの平面
図を図１０に示す。また図１０のＸＸ′の断面を図１１
に示す。図１０，図１１において、１はバイポーラトラ
ンジスタのベースであるＰ型不純物領域、２はエミッタ
であるｎ+ 領域、３はエミッタ出力線であるＡｌ配線、
４はゲート電極であるポリＳｉ電極、５はキャパシタＣ
OX、６は素子分離領域、７は遮光膜であるＡｌ膜、８は
ｎ- エピタキシャル層、９は半導体基板であるＳｉ、１
０はコレクタ電極、１１はゲート酸化膜、１２は層間絶
縁膜１、１３は層間絶縁膜２、１４は表面保護膜、１５
は遮光膜である。
【０００３】次にＢＡＳＩＳエリアセンサの基本動作に
ついて簡単に説明する。ＢＡＳＩＳの動作は（１）蓄積
動作（２）読み出し動作（３）リセット動作の３つより
なる。
ついて簡単に説明する。ＢＡＳＩＳの動作は（１）蓄積
動作（２）読み出し動作（３）リセット動作の３つより
なる。
【０００４】（１）蓄積動作 リセット動作が終了
し、バイポーラトランジスタのベースエミッタ間が、逆
バイアスにされた時点から蓄積動作が開始する。ベース
領域３及びベース・コレクタ間の空乏層において入射光
により発生した正孔がベース３に蓄積されるに従いベー
ス電位は上昇する。
し、バイポーラトランジスタのベースエミッタ間が、逆
バイアスにされた時点から蓄積動作が開始する。ベース
領域３及びベース・コレクタ間の空乏層において入射光
により発生した正孔がベース３に蓄積されるに従いベー
ス電位は上昇する。
【０００５】この正孔による信号ＶP は次式で表わされ
る。
る。
【０００６】ＶP ＝ｉP ・ｔS ／ＣB ここでｉP は光電流、ｔS は蓄積時間、ＣB はベース容
量である。
量である。
【０００７】（２）読み出し動作 水平駆動線を通し
てＣOX５に正のパルスを印加する。ＣOX５を通した容量
結合によりベース電位を正方向へ持ち上げ、ベースエミ
ッタ間を順バイアスにすると読み出し動作になる。
てＣOX５に正のパルスを印加する。ＣOX５を通した容量
結合によりベース電位を正方向へ持ち上げ、ベースエミ
ッタ間を順バイアスにすると読み出し動作になる。
【０００８】（３）リセット動作 ＢＡＳＩＳのリセ
ットは２つの動作の組み合わせで成り立っている。
ットは２つの動作の組み合わせで成り立っている。
【０００９】まず第１リセットは、水平駆動線を通して
ｐ−ＭＯＳゲート電極４に負のパルスを印加する。それ
によりｐ−ＭＯＳはＯＮし、ベース３を接地させる。
ｐ−ＭＯＳゲート電極４に負のパルスを印加する。それ
によりｐ−ＭＯＳはＯＮし、ベース３を接地させる。
【００１０】次に第２リセットでは、エミッタ出力線３
を接地し、ＣOX５に正のパルスを印加する。ベース１は
正電位に持ち上げられ、ベースエミッタ間は順バイアス
となり、電子と正孔の再結合によって、ベース電位は下
がってくる。ＣOX５に印加するパルスがＧＮＤに戻ると
ベースエミッタ間は逆バイアス状態に戻り、リセット動
作が終了する。
を接地し、ＣOX５に正のパルスを印加する。ベース１は
正電位に持ち上げられ、ベースエミッタ間は順バイアス
となり、電子と正孔の再結合によって、ベース電位は下
がってくる。ＣOX５に印加するパルスがＧＮＤに戻ると
ベースエミッタ間は逆バイアス状態に戻り、リセット動
作が終了する。
【００１１】図１０に示す様に、リセット用ｐ−ＭＯＳ
は各画素の分離領域に作られている。ｐ−ＭＯＳゲート
４がＯＮすると、隣接する画素のベース３が導通し、リ
セットが行われる。反対にゲート４がＯＦＦの時にはｐ
−ＭＯＳは画素分離領域としての役割を担う。図１１を
参照すると、ｐ−ＭＯＳゲート４は垂直出力線３により
遮光されている。このため、ＢＡＳＩＳエリアセンサは
高開口率を得ることが可能である。
は各画素の分離領域に作られている。ｐ−ＭＯＳゲート
４がＯＮすると、隣接する画素のベース３が導通し、リ
セットが行われる。反対にゲート４がＯＦＦの時にはｐ
−ＭＯＳは画素分離領域としての役割を担う。図１１を
参照すると、ｐ−ＭＯＳゲート４は垂直出力線３により
遮光されている。このため、ＢＡＳＩＳエリアセンサは
高開口率を得ることが可能である。
【００１２】また、第１の遮光画素上は遮光層７で履れ
ているため、ベース１には光が入射せず、ベース電位は
光量によらず一定となり、遮光画素出力電位は基準電位
として用いられる。
ているため、ベース１には光が入射せず、ベース電位は
光量によらず一定となり、遮光画素出力電位は基準電位
として用いられる。
【００１３】図１２は、このような光電変換素子を用い
た従来の固体撮像装置の概略的回路図である。
た従来の固体撮像装置の概略的回路図である。
【００１４】各ラインにおける素子の電極４は各水平ラ
インＨＬ1 〜ＨＬm にそれぞれ共通接続され、それぞれ
スイッチＳＷ1 〜ＳＷm を介して端子２０に接続されて
いる。端子２０にはパルスφｄが入力する。
インＨＬ1 〜ＨＬm にそれぞれ共通接続され、それぞれ
スイッチＳＷ1 〜ＳＷm を介して端子２０に接続されて
いる。端子２０にはパルスφｄが入力する。
【００１５】スイッチＳＷ1 〜ＳＷm はｎＭＯＳトラン
ジスタで構成されるアナログスイッチであり、そのゲー
ト端子には垂直走査回路２１の出力端子が接続され、そ
の出力パルスφｖ1 〜φｖm によって制御される。
ジスタで構成されるアナログスイッチであり、そのゲー
ト端子には垂直走査回路２１の出力端子が接続され、そ
の出力パルスφｖ1 〜φｖm によって制御される。
【００１６】各素子のエミッタ電極３は列ごとに垂直ラ
インＶＬ1 〜ＶＬn に接続されている。垂直ラインＶＬ
1 〜ＶＬn はリセット用トランジスタＱｂ1 〜Ｑｂn を
介して接地され、トランジスタＱｂ1 〜Ｑｂn のゲート
電極にはパルスφｒが入力する。
インＶＬ1 〜ＶＬn に接続されている。垂直ラインＶＬ
1 〜ＶＬn はリセット用トランジスタＱｂ1 〜Ｑｂn を
介して接地され、トランジスタＱｂ1 〜Ｑｂn のゲート
電極にはパルスφｒが入力する。
【００１７】また、垂直ラインＶＬ1 〜ＶＬn は、トラ
ンジスタＱａ1 〜Ｑａn を介して各々蓄積用キャパシタ
Ｃ1 〜Ｃn に接続され、更にキャパシタＣ1 〜Ｃn はト
ランジスタＱ1 〜Ｑn を介して出力ライン２２に接続さ
れている。
ンジスタＱａ1 〜Ｑａn を介して各々蓄積用キャパシタ
Ｃ1 〜Ｃn に接続され、更にキャパシタＣ1 〜Ｃn はト
ランジスタＱ1 〜Ｑn を介して出力ライン２２に接続さ
れている。
【００１８】トランジスタＱａ1 〜Ｑａn のゲート電極
にはパルスφｔが共通に入力し、トランジスタＱ1 〜Ｑ
n のゲート電極には水平走査回路２３からパルスφｈ1
〜φｈn が各々入力する。
にはパルスφｔが共通に入力し、トランジスタＱ1 〜Ｑ
n のゲート電極には水平走査回路２３からパルスφｈ1
〜φｈn が各々入力する。
【００１９】出力ライン２２はトランジスタＱｒｈを介
して接地されるとともに、アンプ２４の入力端子に接続
されている。トランジスタＱｒｈのゲート電極にはパル
スφｒｈが入力する。
して接地されるとともに、アンプ２４の入力端子に接続
されている。トランジスタＱｒｈのゲート電極にはパル
スφｒｈが入力する。
【００２０】なお、各素子のベース電位を設定するため
の一定電位Ｖc は、接地電位とする。
の一定電位Ｖc は、接地電位とする。
【００２１】次に図１３のタイミングチャートを参照し
て動作を説明する。
て動作を説明する。
【００２２】まず、垂直走査回路２１のパルスφｖ1 の
みをハイレベルにしてスイッチＳＷ1 をＯＮ状態とす
る。また、パルスφｔをハイレベルにしてトランジスタ
Ｑａ1〜Ｑａn をオン状態とする。
みをハイレベルにしてスイッチＳＷ1 をＯＮ状態とす
る。また、パルスφｔをハイレベルにしてトランジスタ
Ｑａ1〜Ｑａn をオン状態とする。
【００２３】次に、パルスφｄを期間Ｔ1 だけ正電位に
すると、スイッチＳＷ1 を通して第１ラインの素子Ｓ11
〜Ｓ1nの電極４に正電圧が印加する。これにより第１ラ
インの読出し動作が行われ、第１ラインの読出し信号が
垂直ラインＶＬ1 〜ＶＬn およびトランジスタＱａ1 〜
Ｑａn を通してキャパシタＣ1 〜Ｃn に各々蓄積され
る。
すると、スイッチＳＷ1 を通して第１ラインの素子Ｓ11
〜Ｓ1nの電極４に正電圧が印加する。これにより第１ラ
インの読出し動作が行われ、第１ラインの読出し信号が
垂直ラインＶＬ1 〜ＶＬn およびトランジスタＱａ1 〜
Ｑａn を通してキャパシタＣ1 〜Ｃn に各々蓄積され
る。
【００２４】次に、パルスφｔがローレベルとなりトラ
ンジスタＱａ1 〜Ｑａn がオフ状態となる。そして、水
平走査回路２１からパルスφｈ1 〜φｈn が順次出力さ
れ、それに従ってキャパシタＣ1 〜Ｃn に蓄積された読
出し信号がトランジスタＱ1〜Ｑn を介して順次出力ラ
イン２２へ取り出され、アンプ２４を通して出力信号Ｖ
out として外部へシリアルに出力される。なお、各読出
し信号が出力される毎にパルスφｒｈが立上がり、トラ
ンジスタＱｒｈをオンして出力ライン２２のキャリアを
除去する。
ンジスタＱａ1 〜Ｑａn がオフ状態となる。そして、水
平走査回路２１からパルスφｈ1 〜φｈn が順次出力さ
れ、それに従ってキャパシタＣ1 〜Ｃn に蓄積された読
出し信号がトランジスタＱ1〜Ｑn を介して順次出力ラ
イン２２へ取り出され、アンプ２４を通して出力信号Ｖ
out として外部へシリアルに出力される。なお、各読出
し信号が出力される毎にパルスφｒｈが立上がり、トラ
ンジスタＱｒｈをオンして出力ライン２２のキャリアを
除去する。
【００２５】こうして第１ラインの動作が終了すると、
パルスφｖ1 が立下がり、スイッチＳＷ1 をオフ状態と
する。続いて、パルスφｔ1 が立上がりトランジスタＱ
ａ1〜Ｑａn をオン状態とする。これによって、キャパ
シタＣ1 〜Ｃn に残留しているキャリアを垂直ラインＶ
Ｌ1 〜ＶＬn およびトランジスタＱｂ1 〜Ｑｂn を通し
て除去する。
パルスφｖ1 が立下がり、スイッチＳＷ1 をオフ状態と
する。続いて、パルスφｔ1 が立上がりトランジスタＱ
ａ1〜Ｑａn をオン状態とする。これによって、キャパ
シタＣ1 〜Ｃn に残留しているキャリアを垂直ラインＶ
Ｌ1 〜ＶＬn およびトランジスタＱｂ1 〜Ｑｂn を通し
て除去する。
【００２６】以下同様の動作をラインごとに行い、第２
〜第ｍラインの読出し信号を順次出力する。
〜第ｍラインの読出し信号を順次出力する。
【００２７】
【発明が解決しようとしている課題】しかしながら、上
記従来例では有効画素領域で発生したキャリアが遮光画
素へ漏れ込んでしまうため、光照射時に遮光画素出力が
変動してしまい、クロストークが多くなってしまうとい
った欠点があった。
記従来例では有効画素領域で発生したキャリアが遮光画
素へ漏れ込んでしまうため、光照射時に遮光画素出力が
変動してしまい、クロストークが多くなってしまうとい
った欠点があった。
【００２８】
【課題を解決するための手段及び作用】本発明は、前述
した課題を解決するため、遮光画素と有効画素を有し、
前記遮光画素と有効画素の間に設けられたｐ−ｎ接合を
有する第２の遮光画素と、前記ｐ−ｎ接合部の表面側の
半導体層上に接続された配線とを有する光電変換装置、
及び前記光電変換装置の蓄積期間中には、前記配線を介
して、前記ｐ−ｎ接合に逆バイアスを印加させ、リセッ
ト期間中にはリセット電圧を印加、又はフローティング
にすることを特徴とする光電変換装置の駆動方法を手段
とするものである。
した課題を解決するため、遮光画素と有効画素を有し、
前記遮光画素と有効画素の間に設けられたｐ−ｎ接合を
有する第２の遮光画素と、前記ｐ−ｎ接合部の表面側の
半導体層上に接続された配線とを有する光電変換装置、
及び前記光電変換装置の蓄積期間中には、前記配線を介
して、前記ｐ−ｎ接合に逆バイアスを印加させ、リセッ
ト期間中にはリセット電圧を印加、又はフローティング
にすることを特徴とする光電変換装置の駆動方法を手段
とするものである。
【００２９】本発明によれば、第１の遮光画素と有効画
素の間に、隣接画素とｐ−ＭＯＳで分離した、ｐｎ接合
を有する第２の遮光画素を設け、全画素を一括にリセッ
トする駆動方法により、蓄積期間にはｐｎ接合に逆バイ
アスを印加し、リセット期間にはｐ領域にリセット電圧
を印加、又はフローティングにすることにより、リセッ
ト時間を増加させずに、第１の遮光画素への不要キャリ
アの漏れ込みを防ぎ、クロストークを低減したものであ
る。
素の間に、隣接画素とｐ−ＭＯＳで分離した、ｐｎ接合
を有する第２の遮光画素を設け、全画素を一括にリセッ
トする駆動方法により、蓄積期間にはｐｎ接合に逆バイ
アスを印加し、リセット期間にはｐ領域にリセット電圧
を印加、又はフローティングにすることにより、リセッ
ト時間を増加させずに、第１の遮光画素への不要キャリ
アの漏れ込みを防ぎ、クロストークを低減したものであ
る。
【００３０】
【実施例】〔実施例１〕図１に本発明の第１の実施例の
ＢＡＳＩＳエリアセンサ断面図を示す。ここで従来例と
同一箇所は同一番号を付け説明は省略する。１５は第２
の遮光画素のベース領域１に接続している配線である。
ＢＡＳＩＳエリアセンサ断面図を示す。ここで従来例と
同一箇所は同一番号を付け説明は省略する。１５は第２
の遮光画素のベース領域１に接続している配線である。
【００３１】センサの蓄積期間中に、第２の遮光画素
（以下ダミー画素と呼ぶ）のベースコレクタ間が逆バイ
アス状態となる様な電圧を印加することにより、有効画
素から第１の遮光画素へ漏れ込む不要キャリアを吸収さ
せることができる。また、第１リセット期間には第１リ
セット電位を配線１５に印加することにより、ＯＢ画素
のベース領域１を第１リセット電源として用いることが
できる。
（以下ダミー画素と呼ぶ）のベースコレクタ間が逆バイ
アス状態となる様な電圧を印加することにより、有効画
素から第１の遮光画素へ漏れ込む不要キャリアを吸収さ
せることができる。また、第１リセット期間には第１リ
セット電位を配線１５に印加することにより、ＯＢ画素
のベース領域１を第１リセット電源として用いることが
できる。
【００３２】ここでダミー画素のキャリア吸収について
簡単に述べる。ダミー画素のｐｎ接合が階段接合の場
合、ｐベースｎ型コレクタ領域に形成される空乏層幅Ｗ
は、
簡単に述べる。ダミー画素のｐｎ接合が階段接合の場
合、ｐベースｎ型コレクタ領域に形成される空乏層幅Ｗ
は、
【００３３】
【数１】で与えられる。ここでＮA はベース不純物濃
度、ＮD はコレクタ不純物濃度、εs は誘電率、ｑは素
電荷、ＶBCはベースコレクタ電圧（順方向バイアスで正
符号）である。またＶbiは内蔵電位と呼ばれ、
度、ＮD はコレクタ不純物濃度、εs は誘電率、ｑは素
電荷、ＶBCはベースコレクタ電圧（順方向バイアスで正
符号）である。またＶbiは内蔵電位と呼ばれ、
【００３４】
【数２】で与えられる。ここでｋはボルツマン定数、ｎ
i は真性キャリア濃度である。
i は真性キャリア濃度である。
【００３５】この空乏層領域に有効画素から不要キャリ
アが拡散してくると、空乏層内の電界により、正孔はベ
ースへ電子はコレクタへ吸収される。
アが拡散してくると、空乏層内の電界により、正孔はベ
ースへ電子はコレクタへ吸収される。
【００３６】空乏層幅ＷはＶBCを逆バイアス（ベースを
負、コレクタを正電位）にすれば広がることが（１）式
よりわかる。
負、コレクタを正電位）にすれば広がることが（１）式
よりわかる。
【００３７】従ってダミー画素で不要キャリアを効率良
く吸収させるにはベースに負電位を与え空乏層を広げて
おく必要がある。
く吸収させるにはベースに負電位を与え空乏層を広げて
おく必要がある。
【００３８】図２は本発明による光電変換装置の概略的
回路図である。従来例と同一箇所は同一番号を付け説明
は省略する。図２でＱｃ1 〜Ｑｃn はリセット用ＭＯＳ
トランジスタで、それぞれ垂直ラインＶＬ1 〜ＶＬn に
接続されている。Ｑｃ1 〜Ｑｃn がＯＮすると垂直ライ
ンにリセット電圧ＶVCが印加する。
回路図である。従来例と同一箇所は同一番号を付け説明
は省略する。図２でＱｃ1 〜Ｑｃn はリセット用ＭＯＳ
トランジスタで、それぞれ垂直ラインＶＬ1 〜ＶＬn に
接続されている。Ｑｃ1 〜Ｑｃn がＯＮすると垂直ライ
ンにリセット電圧ＶVCが印加する。
【００３９】次に図３及び図４のタイミングチャートを
用いて駆動方法について説明する。本実施例の駆動方法
の特徴は全素子のリセットを行った後、蓄積期間に入る
ことである。図３はリセット及び蓄積期間のタイミング
チャートである。
用いて駆動方法について説明する。本実施例の駆動方法
の特徴は全素子のリセットを行った後、蓄積期間に入る
ことである。図３はリセット及び蓄積期間のタイミング
チャートである。
【００４０】Ｔ5 期間にφBRをＬｏｗレベルにして、ｐ
−ＭＯＳトランジスタをＯＮさせる。ｐ−ＭＯＳトラン
ジスタがＯＮすると素子のｐ−ＭＯＳトランジスタのソ
ース電位に正のリセット電圧ＶC （≒３Ｖ）が印加さ
れ、ｐ−ＭＯＳトランジスタは導通状態になりベース領
域３は正電位にリセットされる。
−ＭＯＳトランジスタをＯＮさせる。ｐ−ＭＯＳトラン
ジスタがＯＮすると素子のｐ−ＭＯＳトランジスタのソ
ース電位に正のリセット電圧ＶC （≒３Ｖ）が印加さ
れ、ｐ−ＭＯＳトランジスタは導通状態になりベース領
域３は正電位にリセットされる。
【００４１】又Ｔ5 期間にφｂはリセット電圧ＶC に設
定されダミー画素のｐベース領域はリセット電源として
の機能を持つ。これにより、従来よりもリセット期間の
短縮が可能となる。
定されダミー画素のｐベース領域はリセット電源として
の機能を持つ。これにより、従来よりもリセット期間の
短縮が可能となる。
【００４２】全素子のベース電位のリセットを行った
後、Ｔ6 期間にベース電位をＧＮＤにするためのリセッ
トを行う。Ｔ6 期間にφｒ1 をＨｉｇｈにすることによ
り、ｎ−ＭＯＳトランジスタＱｃ1 〜Ｑｃn をＯＮさ
せ、各素子のエミッタに負電圧ＶVC（−１〜−２Ｖ）を
印加する。この時エミッタからベースへ電子が注入さ
れ、ベース電位はＧＮＤレベルまで下がる。このリセッ
トにより、全素子のベース電位はＧＮＤレベルに設定さ
れる。
後、Ｔ6 期間にベース電位をＧＮＤにするためのリセッ
トを行う。Ｔ6 期間にφｒ1 をＨｉｇｈにすることによ
り、ｎ−ＭＯＳトランジスタＱｃ1 〜Ｑｃn をＯＮさ
せ、各素子のエミッタに負電圧ＶVC（−１〜−２Ｖ）を
印加する。この時エミッタからベースへ電子が注入さ
れ、ベース電位はＧＮＤレベルまで下がる。このリセッ
トにより、全素子のベース電位はＧＮＤレベルに設定さ
れる。
【００４３】以上の全画素のリセットを行った後ベース
電位を逆バイアス状態にするためのリセットを１Ｈ（水
平）ラインごとに行う。
電位を逆バイアス状態にするためのリセットを１Ｈ（水
平）ラインごとに行う。
【００４４】Ｔ7 期間にφｒ2 をＨｉｇｈレベルに設定
し、素子のエミッタをＧＮＤに接地する。まずφｖ1 と
φｄをＨｉｇｈに設定し、第１Ｈラインの素子Ｓ11〜Ｓ
1nのベース電位を容量結合により上昇させる。この時エ
ミッタは接地されているため、素子Ｓ11〜Ｓ1nのベース
電位は時間とともに下がって行く。その後φｄをＬｏｗ
レベルに戻し、ベース電位を初期の逆バイアス状態へ戻
す。
し、素子のエミッタをＧＮＤに接地する。まずφｖ1 と
φｄをＨｉｇｈに設定し、第１Ｈラインの素子Ｓ11〜Ｓ
1nのベース電位を容量結合により上昇させる。この時エ
ミッタは接地されているため、素子Ｓ11〜Ｓ1nのベース
電位は時間とともに下がって行く。その後φｄをＬｏｗ
レベルに戻し、ベース電位を初期の逆バイアス状態へ戻
す。
【００４５】以上で第１Ｈラインのリセットは終了し、
第２Ｈライン以降のリセットを同様に行う。
第２Ｈライン以降のリセットを同様に行う。
【００４６】リセット動作が終了した後、蓄積期間とな
る。この期間φｂを−ＶD に設定し、ベースコレクタ間
を逆バイアス状態にさせ不要キャリア吸収作用を持たせ
る。
る。この期間φｂを−ＶD に設定し、ベースコレクタ間
を逆バイアス状態にさせ不要キャリア吸収作用を持たせ
る。
【００４７】蓄積期間終了後、信号の読み出しを行う。
読み出し動作は従来例で述べた方法と同様に行う。
読み出し動作は従来例で述べた方法と同様に行う。
【００４８】以上述べた全素子を一括してリセットを行
う方法はＳＶカメラ等の静止画撮影用として用いること
ができる。
う方法はＳＶカメラ等の静止画撮影用として用いること
ができる。
【００４９】本実施例で述べた様に、ダミー画素のベー
ス領域に配線を接続させ蓄積期間にベースコレクタ間が
逆バイアス状態となる様な電圧を印加し、リセット期間
には、リセット電圧を印加させる回路構成とタイミング
により、有効画素と遮光画素のクロストークを減少させ
リセット時間の短縮も行うことができた。
ス領域に配線を接続させ蓄積期間にベースコレクタ間が
逆バイアス状態となる様な電圧を印加し、リセット期間
には、リセット電圧を印加させる回路構成とタイミング
により、有効画素と遮光画素のクロストークを減少させ
リセット時間の短縮も行うことができた。
【００５０】〔実施例２〕図５に本発明の第２実施例の
回路構成図を示す。又、タイミングチャートを図６に示
す。実施例１と同一箇所は同一番号を付け、説明は省略
する。図５においてＱｄはｎ−ＭＯＳトランジスタであ
り、ダミー画素の垂直ライン１５と接続されている。
回路構成図を示す。又、タイミングチャートを図６に示
す。実施例１と同一箇所は同一番号を付け、説明は省略
する。図５においてＱｄはｎ−ＭＯＳトランジスタであ
り、ダミー画素の垂直ライン１５と接続されている。
【００５１】φｃはｎ−ＭＯＳトランジスタＱｄのゲー
トに印加されるパルスである。φｃは蓄積期間中にＨｉ
ｇｈレベルとなり垂直ライン１５に電圧ＶD が印加され
ダミー画素のベースはＶD に固定される。通常、ＶD は
ベースコレクタ間が逆バイアス状態となる様な値に設定
される。
トに印加されるパルスである。φｃは蓄積期間中にＨｉ
ｇｈレベルとなり垂直ライン１５に電圧ＶD が印加され
ダミー画素のベースはＶD に固定される。通常、ＶD は
ベースコレクタ間が逆バイアス状態となる様な値に設定
される。
【００５２】又、素子のベース電位をリセットする期間
Ｔ5 は、φｃはＬｏｗレベルとなりダミー画素のベース
は有効画素と同様にフローティング状態となる。
Ｔ5 は、φｃはＬｏｗレベルとなりダミー画素のベース
は有効画素と同様にフローティング状態となる。
【００５３】本実施例ではベースリセット期間Ｔ5 にダ
ミー画素のベースがフローティングとなる事が特徴であ
る。
ミー画素のベースがフローティングとなる事が特徴であ
る。
【００５４】ダミー画素のベースも有効画素と同様にリ
セットされるため、従来と同じリセット時間で、遮光画
素と有効画素のクロストークを抑えることが可能であ
る。
セットされるため、従来と同じリセット時間で、遮光画
素と有効画素のクロストークを抑えることが可能であ
る。
【００５５】〔実施例３〕図７に本発明の第３実施例の
概略断面図を示す。実施例１，２ではダミー画素は有効
画素と遮光画素の間の１画素分のみであったが、本実施
例では例えば図７に示すように２画素分を第２遮光画素
（ダミー画素）として、複数画素上に設けたことを特徴
とする。本構成の場合、更にクロストークの低減が可能
となる。
概略断面図を示す。実施例１，２ではダミー画素は有効
画素と遮光画素の間の１画素分のみであったが、本実施
例では例えば図７に示すように２画素分を第２遮光画素
（ダミー画素）として、複数画素上に設けたことを特徴
とする。本構成の場合、更にクロストークの低減が可能
となる。
【００５６】〔実施例４〕図８に本発明の第４実施例の
断面図を示す。
断面図を示す。
【００５７】実施例１〜３ではダミー画素のベースに直
接配線１５を接続していたが、本実施例では他の画素と
同様にエミッタ２に接続している。蓄積期間中、ベース
コレクタ間が逆バイアス状態となる様にφｂを設定す
る。有効画素から遮光画素へ拡散する不要キャリアはダ
ミー画素のベース１へ吸収され、エミッタ２から供給さ
れる電子と再結合して消滅する。
接配線１５を接続していたが、本実施例では他の画素と
同様にエミッタ２に接続している。蓄積期間中、ベース
コレクタ間が逆バイアス状態となる様にφｂを設定す
る。有効画素から遮光画素へ拡散する不要キャリアはダ
ミー画素のベース１へ吸収され、エミッタ２から供給さ
れる電子と再結合して消滅する。
【００５８】本実施例の素子は図２又は図５の回路にそ
のまま適用できる。
のまま適用できる。
【００５９】〔実施例５〕図９に本発明の第５実施例の
断面図を示す。
断面図を示す。
【００６０】本実施例では実施例４のダミー画素を複数
画素設けたことを特徴とする。本構成の場合、実施例４
以上のクロストーク低減が可能である。
画素設けたことを特徴とする。本構成の場合、実施例４
以上のクロストーク低減が可能である。
【００６１】
【発明の効果】以上説明したように、第１の遮光画素と
有効画素の間に、隣接画素とｐ−ＭＯＳにより分離した
ｐｎ接合を有する第２の遮光画素を設け、蓄積期間にｐ
ｎ接合に逆バイアスを印加し、リセット期間中にｐ領域
にリセット電圧を印加又はフローティングにすることに
よりリセット時間を増加させずに、クロストークを減少
させることができる。
有効画素の間に、隣接画素とｐ−ＭＯＳにより分離した
ｐｎ接合を有する第２の遮光画素を設け、蓄積期間にｐ
ｎ接合に逆バイアスを印加し、リセット期間中にｐ領域
にリセット電圧を印加又はフローティングにすることに
よりリセット時間を増加させずに、クロストークを減少
させることができる。
【図１】本発明の第１実施例の断面図
【図２】本発明の第１実施例の回路図
【図３】本発明の第１実施例のタイミング図
【図４】本発明の第１実施例のタイミング図
【図５】本発明の第２実施例の回路図
【図６】本発明の第２実施例のタイミング図
【図７】本発明の第３実施例の断面図
【図８】本発明の第４実施例の断面図
【図９】本発明の第５実施例の断面図
【図１０】従来のＢＡＳＩＳエリアセンサ平面図
【図１１】従来のＢＡＳＩＳエリアセンサ断面図
【図１２】従来のＢＡＳＩＳエリアセンサ回路図
【図１３】従来のＢＡＳＩＳエリアセンサタイミング図
１ Ｐ型ベース領域 ２ ｎ+ 型エミッタ領域 ３ エミッタ出力線 ４ ゲート電極 ５ キャパシタ ６ 素子分離領域 ７ 遮光膜 ８ ｎ- エピタキシャル層 ９ 半導体基板 １０ コレクタ電極 １１ ゲート酸化膜 １２ 層間絶縁膜１ １３ 層間絶縁膜２ １４ 表面保護膜 １５ ダミー画素垂直配線
Claims (6)
- 【請求項１】 遮光画素と有効画素を有し、前記遮光画
素と有効画素の間に設けられたｐ−ｎ接合を有する第２
の遮光画素と、前記ｐ−ｎ接合部の表面側の半導体層上
に接続された配線と、 前記光電変換装置の蓄積期間中には、前記配線を介して
前記ｐ−ｎ接合に逆バイアスを印加させ、リセット期間
中にはリセット電圧を印加させる手段を有することを特
徴とする光電変換装置。 - 【請求項２】 前記配線が、前記第２の遮光画素を構成
するトランジスタのベースに接続されていることを特徴
とする請求項１に記載の光電変換装置。 - 【請求項３】 前記配線が、前記第２の遮光画素を構成
するトランジスタのエミッタに接続されていることを特
徴とする請求項１に記載の光電変換装置。 - 【請求項４】 前記第２の遮光画素が複数の画素上にま
たがって設けられていることを特徴とする請求項１に記
載の光電変換装置。 - 【請求項５】 遮光画素と有効画素を有し、前記遮光画
素と有効画素の間に設けられたｐ−ｎ接合を有する第２
の遮光画素と、前記ｐ−ｎ接合部の表面側の半導体層上
に接続された配線とを有する光電変換装置において、 前記光電変換装置の蓄積期間中には、前記配線を介し
て、前記ｐ−ｎ接合に逆バイアスを印加させ、リセット
期間中にはリセット電圧を印加させることを特徴とする
光電変換装置の駆動方法。 - 【請求項６】 前記リセット期間中に、Ｐ層をフローテ
ィングにすることを特徴とする請求項５に記載の光電変
換装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4073011A JPH05244513A (ja) | 1992-02-26 | 1992-02-26 | 光電変換装置及びその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4073011A JPH05244513A (ja) | 1992-02-26 | 1992-02-26 | 光電変換装置及びその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05244513A true JPH05244513A (ja) | 1993-09-21 |
Family
ID=13505977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4073011A Pending JPH05244513A (ja) | 1992-02-26 | 1992-02-26 | 光電変換装置及びその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05244513A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006222751A (ja) * | 2005-02-10 | 2006-08-24 | Sony Corp | 固体撮像素子 |
| JP2008182214A (ja) * | 2006-12-27 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2010520708A (ja) * | 2007-03-07 | 2010-06-10 | アルタセンズ インコーポレイテッド | ダミー画素、暗電流低減方法及び画像センサ |
| US7772027B2 (en) | 2004-02-02 | 2010-08-10 | Aptina Imaging Corporation | Barrier regions for image sensors |
| US7902624B2 (en) * | 2004-02-02 | 2011-03-08 | Aptina Imaging Corporation | Barrier regions for image sensors |
| US7920185B2 (en) | 2004-06-30 | 2011-04-05 | Micron Technology, Inc. | Shielding black reference pixels in image sensors |
-
1992
- 1992-02-26 JP JP4073011A patent/JPH05244513A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7772027B2 (en) | 2004-02-02 | 2010-08-10 | Aptina Imaging Corporation | Barrier regions for image sensors |
| US7902624B2 (en) * | 2004-02-02 | 2011-03-08 | Aptina Imaging Corporation | Barrier regions for image sensors |
| US8105864B2 (en) * | 2004-02-02 | 2012-01-31 | Aptina Imaging Corporation | Method of forming barrier regions for image sensors |
| US7920185B2 (en) | 2004-06-30 | 2011-04-05 | Micron Technology, Inc. | Shielding black reference pixels in image sensors |
| US8411174B2 (en) | 2004-06-30 | 2013-04-02 | Micron Technology, Inc. | Shielding black reference pixels in image sensors |
| JP2006222751A (ja) * | 2005-02-10 | 2006-08-24 | Sony Corp | 固体撮像素子 |
| JP2008182214A (ja) * | 2006-12-27 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2010520708A (ja) * | 2007-03-07 | 2010-06-10 | アルタセンズ インコーポレイテッド | ダミー画素、暗電流低減方法及び画像センサ |
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