JPH0447399B2

JPH0447399B2 -

Info

Publication number: JPH0447399B2
Application number: JP63204869A
Authority: JP
Inventors: Rii Shinguusan
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1987-10-26
Filing date: 1988-08-19
Publication date: 1992-08-03
Also published as: EP0313748B1; EP0313748A3; US4825410A; JPH01116992A; DE3887817D1; EP0313748A2; DE3887817T2

Description

【発明の詳細な説明】Ａ産業上の利用分野本発明は、集積半導体回路特に、記憶装置に使
用されるセンス増幅回路に関するものである。

Ｂ従来の技術不必要なタイミングの遅延を引き起こさない記
憶装置、特に高性能スタテイツク・ランダム・ア
クセス記憶装置が必要とされる。

H.C.カーシユが1985年２月11日に出願した米
国特許第4649522号には、カラム・エネーブル信
号の活性化相互間の間、データ出力線を活性状態
に留めることにより、任意に選択した行に沿つ
た、多数の記憶セルからデータを読み取るように
した、アクセス時間を改善したダイナミツク・ラ
ンダム・アクセス記憶装置が示されている。

M.F.ノバツク等により、1983年12月30日に出
願された米国特許第4663735号には、行アドレス
信号と適切なデータ出力制御信号の双方に応答し
て、逐次モードが設定され、かつ行アドレスのみ
の受信時に限り、ランダム、または並行モードが
設定される、ランダム／逐次アクセス・モード選
択回路が示されている。

S.小林等により、1981年７月23日に出願された
米国特許第4429375号は、同一のワード線で連続
記憶セルをアクセスする際、連続アクセス・モー
ドに入る記憶アクセス技術が示されている。

Ｃ発明が解決しようとする問題点本発明の目的は、特にスタテイツク・カラム・
モードまたは高速ページ・モード状態のとき、セ
ンス増幅器のセツト・パルスのタイミングを、自
動的に最適動作に調整する高性能記憶感知制御回
路を提供することにある。

Ｄ問題点を解決するための手段本発明の技法により、行（またはワード）アド
レスの変化、および列（またはビツト）アドレス
の変化から取出されるパルスが、最適の時間間隔
でセンス増幅器に供給されるセツト・パルスを作
りだすのに使用される、改良型記憶感知制御回路
が提供される。さらに詳説すると、本記憶感知制
御回路は、センス増幅器セツト回路に結合される
ビツト・デコーダ・ドライブ・パルスを伝送する
第１および第２の経路と、その第１および第２の
経路のひとつを選択するため、行（またはワー
ド）および列（またはビツト）アドレス変化検出
手段から取出されるパルスに応答する手段とを含
む。

Ｅ実施例第１Ａ図および第１Ｂ図は、よく知られたスタ
テイツク記憶セル１．１，１．２，２．１および
２．２を有する記憶配列１０と共に本発明のセン
ス増幅器制御回路の具体例が図示されている。セ
ル１．１は第１Ｂ図に詳細に示されている。セル
１．１は、交差結合のＮチヤネル型電界効果トラ
ンジスタ１２および１４と、3.3ボルトの電源供
給端子VHに接続された一対の負荷トランジスタ
１６および１８を内蔵する。負荷トランジスタ１
６および１８は、Ｐチヤネル型の電界効果トラン
ジスタで、第１Ａ図と第１Ｂ図において矩形内に
対角線を設けた長方形で示されている。第１と第
２のアクセス・トランジスタ２０と２２は、それ
ぞれ交差結合トランジスタ１２，１４と一対のビ
ツト／センス線であるＢ１と１との間に接続さ
れている。第１のワード線WL１は、アクセス・
トランジスタ２０と２２の制御電極に接続されて
いる。セル１．２も一対のビツト線Ｂ１と１と
の間に接続される。第２のビツト線Ｂ２と２の
対は、お互いに接続されたセル２．１と２．２を
有する。ビツト線Ｂ１，１およびＢ２，２の
対は、プル・ダウン装置２６に接続されたセンス
増幅器２４に並列に接続されている。第１のビツ
ト・スイツチまたは分離手段として、センス増幅
器２４とセル１．１および１．２間のビツト線Ｂ
１および１位置に配置されたＰチヤネル型トラ
ンジスタ２８と３０が含まれている。第２のビツ
ト・スイツチまたは分離手段として、センス増幅
器２４とセル２．１および２．２間のビツト線Ｂ
２および２位置に配置されたＰチヤネル型トラ
ンジスタ３２及び３４が含まれている。ビツト復
元回路３５は、センス増幅器２４の入力部間に接
続されている。このビツト復元回路３５は、Ｐチ
ヤネル型ビツト線電圧等化トランジスタ４０と共
に、共通接続点が電源端子VHに接続された、直
列に配列されたＰチヤネル型トランジスタ３６と
３８を有する。ビツト・ライン復元パルスは、ビ
ツト線復元線BRESを通じてＰチヤネル型トラン
ジスタ３６，３８および４０の制御電極に印加さ
れる。第１のビツト線デコード・パルスは、ビツ
ト・デコード線BDEC１を通して第１のビツト・
スイツチ・トランジスタ２８，３０の制御電極に
印加される。一方、第２のビツト線デコード・パ
ルスは、ビツトデコード線BDEC２を通して第２
のビツト・スイツチ・トランジスタ３２，３４の
制御電極に印加される。第１のワード線WL１
は、セル１．１のアクセス・トランジスタ２０お
よび２２に接続されると共にブロツクで示された
セル２．１のアクセス・トランジスタにも接続さ
れる。第２のワード線WL２は、セル１．２のア
クセス・トランジスタと、セル２．２のアクセ
ス・トランジスタに接続されるが、双方共にブロ
ツクで示されている。セル１．２，２．１および
２．２は、セル１．１と同じである。オフ・チツ
プ・ドライバOCD４２は、センス増幅器２４の
出力に接続された入力とデータ出力端子に接続さ
れた出力とを有している。

センス増幅器制御回路は、第１Ａ図に示されて
いるように、ストローブ・パルス発生手段４４を
含む。この４４は、チツプ・エネーブル・パルス
CEが印加される第１の入力と、ワード・アドレ
ス遷移検器出出力パルスが印加される第
２の入力を有する第１のNAND回路４６を含む。
これは、記憶配列１０のワード・アドレスが印加
されるワード・アドレス遷移検出器４７から供給
される。第１のNAND回路４６の出力には、行
ストローブ・パルスRSTが発生され、このパル
スRSTは第２のNANDB回路５０に接続された
出力を有する第１のインバータ回路４８の入力に
印加される。第２のNAND回路５０の第２の入
力は、ビツト・アドレス遷移検出出力パルス
Ｔが印加される。これは記憶配列１０のビツ
ト・アドレスが印加されるビツト・アドレス遷移
検出器５１から供給される。第２のNAND回路
５０の出力は、第２のインバータ回路５３を通過
後、チツプ・エネーブル・パルスを第２の入
力に受取る第３のNAND回路５２の第１の入力
に印加される。これにより、第３のNAND回路
５２の出力に列ストローブ・パルスCSTを発生
する。

第１のNAND回路４６の出力から生じる行ス
トローブ・パルスRSTと、第３のNAND回路５
２の出力から生じる列ストローブ・パルスCST
は、規則的読取りサイクル検出回路５４に印加さ
れる。この検出回路５４は第１のNAND回路４
６の出力に接続された入力と、第４のNAND回
路５８の第１の入力に接続された出力とを有する
第３のインバータ５６を有する。NAND回路５
８の第２の入力は、ストローブ・パルス発生手段
４４の第３のNAND回路５２の出力に接続され
る。第４のNAND回路５８の出力は、第５の
NAND回路６０の第１の入力に接続される。
NAND回路６０の出力は第６のNAND回路６２
の第１の入力に接続される。第６のNAND回路
６２の第２の入力は、第３のインバータ回路５６
の出力に接続され、NAND回路６２の出力は、
第５のNAND回路６０の第２の入力に接続され
る。第６のNAND回路６２の出力は、ラツチ６
６に接続されたドレインを有する第１のＮチヤネ
ル型プル・ダウン・トランジスタ６４の制御電極
にもノードＡにおいて接続される。ラツチ６６
は、第４のインバータ回路６８と第５のインバー
タ回路７０とを含む。規則的読取りサイクル検出
回路５４は、よく知られているように、セツト優
位型フリツプ・フロツプとも言われている。

ストローブ・パルス発生手段４４の第１の
NAND回路４６の出力は、立下り縁遅延回路７
２にも接続される。回路７２は第１のNAND回
路４６の出力部に接続された入力と、第７のイン
バータ回路７６の入力に接続された出力とを有す
る第６のインバータ７４を含む。第７のインバー
タ回路７６の出力は、第１のNOR回路７８の第
１の入力に接続され、NOR回路７８の第２の入
力は、第１のNAND回路４６の出力に直接接続
される。第１のNOR回路７８の出力は、第８の
インバータ回路８０に接続される。スタテイツ
ク・カラム・トグルまたは高速アクセス・モード
検出回路８２は、第２のNOR回路８４と第３の
NOR回路８６を含む。第２のNOR回路８４の第
１の入力は、立下り縁遅延回路７２の出力、すな
わち第８のインバータ回路８０の出力に接続さ
れ、第２のNOR回路８４の第２の入力は、第３
のNOR回路８６の出力に接続される。第３の
NOR回路８６の第１の入力は、ストローブ・パ
ルス発生手段４４の第３のNAND回路５２の出
力に接続され、かつ第３のNOR回路８６の第２
の入力は、第２のNOR回路８４の出力に接続さ
れる。第２のNOR回路８４の出力は、ラツチ６
６に結合した第２のＮチヤネル型プル・ダウン・
トランジスタ８８の制御電極にもノードＢにおい
て接続される。このスタテイツク・カラム・トグ
ルまたは高速アクセス・モード検出回路８２は、
よく知られているように、NORもしくはＲ−Ｓ
フリツプ・フロツプまたはセツト／リセツト・ラ
ツチとも言われている。

第１と第２の経路９２と９４をそれぞれ有する
マルチプレクサ９０は、線BDRのビツト・デコ
ーダ・ドライブ・パルスを入力に受取る。第２の
経路９４は線BDRのビツト・デコーダ・ドライ
ブ・パルスを受取る。入力と第10のインバータ回
路９８に接続された出力を有する第９のインバー
タ回路９６を含み、さらに、第１のＮチヤネル型
トランジスタ１０２と、トランジスタ１０２と並
列に接続された第１のＰチヤネル型トランジスタ
１０４とを有する第１のCMOSパス回路または
スイツチ１００とを含む。マルチプレクサ９０の
第１の経路９２は、第２のＮチヤネル型トランジ
スタ１０８と、この第２のＮチヤネル型トランジ
スタと並列に接続された第２のＰチヤネル型トラ
ンジスタ１１０とを有する第２のCMOSパス回
路またはスイツチ１０６のみを含む。スイツチ１
０６はインバータ回路９６および９８とスイツチ
１００にまたがつて接続されている。第２のプ
ル・ダウン・トランジスタ８８のドレインは、ノ
ードＣでスイツチ１００の第１のトランジスタ１
０２の制御電極に接続されるとともに、第２のス
イツチ１０６の第２のＰチヤネル型トランジスタ
１１０の制御電極に接続され、第１のスイツチ１
００のＰチヤネル型トランジスタ１０４と、第２
のスイツチ１０６の第２のＮチヤネル型トランジ
スタ１０８の制御電極は、第11のインバータ回路
１１２を通つて第２のプル・ダウン・トランジス
タ８８のドレインに接続される。センス増幅器セ
ツト回路１１４は、マルチプレクサ９０の出力に
接続された入力と、ノードＤでセンス増幅器セツ
ト・トランジスタ２６の制御電極に接続された出
力とを有する。センス増幅器セツト回路１１４
は、第12のインバータ回路１１６、第13のインバ
ータ回路１１８、および第１４のインバータ回路
１２０を含み、これらはすべて直列に配列されて
いる。インバータ回路１２０の出力は、第７の
NAND回路１２２の第１の入力部に接続され、
このNAND回路１２２の第２の入力は、マルチ
プレクサ９０の出力に直接、接続される。第７の
NAND回路１２２の出力は、第15のインバータ
回路１２４に接続され、ノードＤにおいてセンス
増幅器セツト・トランジスタ２６の制御電極に接
続される。

本発明に関わるセンス増幅器制御回路の動作を
第１Ａ図および第１Ｂ図に従つて説明する。

第１Ｂ図に示す記憶配列１０は、概してよく知
られた方法で作動する。例えば、セル１．１を選
択する場合は、チツプ・エネブール・パルス
が印加された後に、ビツト復元回路３５が線
BRESパルスによつてオン状態となり、次にビツ
ト・スイツチ手段２８，３０がオンになつてビツ
ト線Ｂ１，１のそれぞれに等しい電圧を印加す
る。また、ワード・パルスがワード線WL１に印
加され、アクセス・トランジスタ２０，２２をオ
ン状態にする。アクセス・トランジスタ２０およ
び２２をオン状態にする前にビツト復元回路はオ
フになり、VHマイナス閾値電圧Vtと同等もしく
はこれに近い電圧にビツト線Ｂ１および１上を
浮動させる。ビツト線Ｂ１および１を浮動さ
せ、かつアクセス・トランジスタ２０および２２
をオン状態にすると、ビツト線Ｂ１または１の
一方が放電するが、これは交差結合のトランジス
タ１２および１４のどちらがオン状態であるかに
よつて決まる。ビツト線Ｂ１および１の一方が
放電を開始してビツト・スイツチ手段２８，３０
がオン状態にあるときに、センス増幅器セツト・
トランジスタ２６がオンにされ、センス増幅器２
４を完全にセツトする。センス増幅器２４からの
出力はオフ・チツプ・ドライバ４２の入力に接続
され、２進情報すなわちデータをデータ出力端子
に与える。記憶配列１０の別のセル、例えばセル
２．２を選択するためには、ビツト復元回路３５
が再度オン状態にされ、次にビツト・スイツチ手
段３２，３４がビツト、デコード線BDEC２のパ
ルスによりオン状態となる。ビツト線Ｂ２および
Ｂ２を浮動させるためにビツト復元回路３５が再
度オフにされる。ワード線WL２のパルスが、次
に、対のビツト線Ｂ２および２の一方を放電す
るセル２．２のアクセス・トランジスタに印加さ
れる。ビツト線Ｂ２またはＢ２の一方が放電さ
れ、かつビツト・スイツチ手段３２，３４がオン
にされているときに、センス増幅器セツト・トラ
ンジスタ２６が再度オンにされ、センス増幅器２
４は完全にセツトされる。センス増幅器２４から
の出力は次にオフ・チツプ・ドライバ４２を再度
通つてデータ出力端子に送られる。セル１．２や
セル２．１その他も同様な方法でアクセスされ
る。

本発明のセンス増幅器制御回路の動作、特に第
１Ａ図に図示された部分については、第１Ａ図お
よび第１Ｂ図の回路図と共に、第２図に図示され
たパルスを参考にすることでよく理解できるはず
である。チツプ・エネブール・パルスおよび
ワード・アドレス遷移検出回路４７から取出され
たワード・アドレス遷移パルスが第１の
NAND回路４６に印加されると、行ストロー
ブ・パルスRSTが、第１のNAND回路４６の出
力で発生する。行ストローブ・パルスRSTは第
１のインバータ回路を通り、ビツト・アドレス遷
移検出回路５１から発生されるパルスと
共に第２のNAND回路５０に印加される。第２
のNAND回路５０の出力は第２のインバータ５
３を通り、チツプ・エネーブル・パルスと共
に第３のNAND回路５２に印加され、列ストロ
ーブパルスCST発生する。行ストローブ・パル
スRSTと列ストローブ・パルスCSTは、規則的
読み取りサイクル検出回路５４に印加され、ノー
ドＡに、第１のプル・ダウン・トランジスタ６４
をオン状態にする高電圧を発生する。トランジス
タ６４が、オン状態の場合、ノードＣの電圧は高
くなり、これにより、第１のパス回路１００のＮ
チヤネル型トランジスタ１０２をオン状態にする
と共に、第11のインバータ１１２を通過後、第１
のパス回路１００のＰチヤネル型トランジスタ１
０４をもオン状態にする。列ストローブ・パルス
CSTの発生時にビツトデコーダ駆動パルスが、
ビツトデコード駆動線BDR、マルチプレクサ９
０に印加される。第２のパス回路１０６がオフ状
態で、第１のパス回路１００がオン状態である場
合には、BDR線からのパルスはそれぞれ第９と
第10のインバータ回路９６と９８を含むマルチプ
レクサ９０の第２の経路９４、閉じられた第１の
パス回路またはスイツチ１００を通してセンス増
幅器セツト回路１１４の入力に入る。回路１１４
の出力ノードＤにおける出力パルスは、センス増
幅器セツト・トランジスタ２６のゲート電極に印
加される高レベルのセンス増幅器トリガ制御パル
スである。行ストローブ・パルスRSTと、列ス
トローブ・パルスCSTがスタテイツク・カラ
ム・トグルまたは高速アクセス・モード検出回路
８２に印加されるとき、Ｂノードにおける電圧は
低く、従つて、第２のプル・ダウン・トランジス
タ８８はオフ状態に留まり、Ｃノードは、高レベ
ル状態に保たれることに注目されたい。

ワード線WL１に接続されたセル１．１のよう
な１つのセルが選択されたときに、時としてワー
ド線WL１に接続されているセル２．１のような
別のセルが直後に続けて選択されることがあると
いう事実もまた注目すべきである。この場合、ワ
ード・アドレス遷移検出器からの遷移パルス
Ｔは発生せず、従つて、第１のNAND回路４
６の出力での行ストローブ・パルスRSTは、発
生しない。しかしながら、この記憶配列の動作に
従えば、ビツト・アドレスは常に発生するため、
ビツト・アドレス遷移検出回路からのビツト・ア
ドレス遷移パルスが常に発生する。従つ
て列ストローブ・パルスCSTは、第２図にある
ように各動作サイクルの期間に第３のNAND回
路５２の出力に発生する。行ストローブ・パルス
RSTが低レベル状態で、列ストローブ・パルス
CSTが高レベル状態にあると、規則的読取りサ
イクル検出回路５４はノードＡに低レベル重圧を
発生し、第１のプル・ダウン・トランジスタ６４
をオンにしない。しかしながら、列ストローブ・
パルスCSTが高レベル状態で、行ストローブ・
パルスRSTが低レベル状態の場合、スタテイツ
ク・カラム・トグルまたは高速アクセス・モード
検出回路８２は、ノードＢに高レベル電圧を発生
する。Ｂノードにおける高電圧は、第２のプル・
ダウン・トランジスタ８８をオン状態にし、Ｃノ
ードをグランドに放電する。Ｃノードをグランド
に放電すると、第１のパス回路１０６の第２のＰ
チヤネル型トランジスタ１１０と、第２のＮチヤ
ネル型トランジスタ１０８は、オン状態になる。
第１のパス回路１０６がオン状態になると、
BDR線のビツトデコーダ・駆動パルスは、遅延
なくセンス増幅器セツト回路１１４の入力に直接
入る。次に、このパルスはＤノードでセンス増幅
器トリガ制御パルスを発生し、このパルスは、前
述の如く、センス増幅器のセツト・トランジスタ
２６をオン状態にし、ワード・アドレス変化が検
出されたときにオンにされたときよりも早くセン
ス増幅器２４をセツトする。

第２図のパルス・プログラムをよく見るとチツ
プ・エネーブル・パルスがオン状態、すなわ
ち本例では低レベル状態になると、選択されたチ
ツプの回路が活性化され、ワードおよびビツト・
アドレス入力WAIとBAIは、それぞれ記憶回路
からそのチツプに送られることがわかる。ワード
およびビツト・アドレス用アドレス遷移検出回路
４７，５１が活性化され、第２図にあるように結
果として行ストローブ・パルスRSTと列ストロ
ーブ・パルスCSTを発生する。チツプが選択さ
れる間に、ワードまたはビツト・アドレス入力の
WAIとBAIの変化が、第２図にあるように、対
応するパルスRST、もしくはCST、あるいはそ
の双方を作りだす。

規則的読取りサイクル検出回路５４の真理値表
は、下記の通りである。

RST CST Ａノード００Ｑ０１０１０１１１１ここでＱは、前状態の電圧を表わしている。

高速アクセス・モード検出回路８２の真理値表
は下記の通りである。

RST CST Ｂノード００Ｑ１０００１１１１０遅延回路７２はチツプ選択時に、RSTパルス
の立下り縁を遅延させることにより、RSTパル
スを広げるのに使用される。インバータ８０の出
力における高レベル状態から低レベル状態への遷
移は、所望の動作マージンを確保するため、イン
バータ７４および７６の回路遅延により遅延され
る。

センス増幅器セツト回路１１４はセンス差動増
幅器２６の電力消費を最少にするためのセルフ・
タイム・アウト式のシングル・シヨツト・パルス
を発生するのに使われる。Ｄノードにおける最大
出力パルス幅は、インバータ１１６，１１８およ
び１２０の遅延時間で制限される。

本発明によれば、モードを検出する自己調整型
センス増幅器タイマを有する、非同期的スタテイ
ツク・ランダム・アクセス・メモリのためのセン
ス増幅器制御回路が提供されることがわかる。さ
らに詳しくいうと、本発明においては、種々の動
作モード、特にワード・アドレスの変更が必要で
ない高速スタテイツク・モードまたはトグル・モ
ードの期間に最適なセンス・タイミングおよびア
クセス・タイムを提供する。また、本発明におい
ては、差動センス増幅器セツト・パルスが、ビツ
ト・スイツチ・パルスと符合して作動し、配列ビ
ツト・ラインに発生する大信号を直ちに増幅す
る。しかしながら、規則的ワード・アクセス読取
りサイクルにおいては、センス増幅器セツト・パ
ルスの立上り縁が、ワード・システムの遅延、小
さく比較的低速な配列セル信号の発生、センス増
幅器のパタメータの不一致および雑音に合わせて
自動的に遅延される。第２図でわかるように、Ｄ
ノードにおけるパルス波形は、時間t₂、t₄および
t₅においてRSTパルスに起因する立上り縁の遅延
を示している。又、第２図でわかるように時間
t₃、t₆、t₇およびt₈においては、RSTストロー
ブ・パルスが発生しなかつたので、ノードＤのパ
ルス波形の立上り縁はBDRパルスの立上り縁に
関して遅延していない。

記憶配列の２組のビツト線だけがセンス増幅器
２４に接続しているように示されているものの、
さらに多くの、例えば、合計32対のビツト線を１
台のセンス増幅器に接続可能であり、また他のセ
ンス増幅器もそれぞれ他の32対のビツト線に接続
できることは理解されよう。さらに、ワード線の
数は希望により256本以上に増やすことも可能で
ある。

【図面の簡単な説明】

第１Ａ図および第１Ｂ図は本発明のセンス増幅
器制御回路の回路図である。第２図は読取り動作
期間に発生する電圧波形図である。２４……センス増幅器、２６……セツト・トラ
ンジスタ、４４……ストローブパルス発生手段、
９２……第１の経路、９４……第２の経路。

Claims

【特許請求の範囲】１セツト装置を有するセンス増幅器と、第１の遅延時間を有する第１の経路およびこの
第１の経路と並列に接続され上記第１の遅延時間
よりも短い遅延時間を有する第２の経路を含み、
入力に、上記セツト装置を付勢するためのパルス
を受取り、出力に、上記セツト装置へ供給される
パルスを発生する第１回路手段と、ワード・アドレスおよびビツト・アドレスの遷
移に応答して発生されるパルスに応答して上記第
１の経路および第２の経路の１つを選択する第２
回手段と、を有することを特徴とするセンス増幅器制御回
路。