JPH0447503B2 - - Google Patents
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- JPH0447503B2 JPH0447503B2 JP61314724A JP31472486A JPH0447503B2 JP H0447503 B2 JPH0447503 B2 JP H0447503B2 JP 61314724 A JP61314724 A JP 61314724A JP 31472486 A JP31472486 A JP 31472486A JP H0447503 B2 JPH0447503 B2 JP H0447503B2
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- 238000006243 chemical reaction Methods 0.000 claims description 30
- 230000005540 biological transmission Effects 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 8
- 238000001514 detection method Methods 0.000 description 6
- 238000013481 data capture Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Combined Controls Of Internal Combustion Engines (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、エンジン制御システムにおけるAD
変換データの伝送方法に関する。
変換データの伝送方法に関する。
電子制御装置を用いたエンジン制御システムで
は、エンジン各部に配置したセンサのアナログ出
力をAD変換してプロセツサ（CPU）に入力し、
該プロセツサは該入力されたデジタルデータ等を
用いて各種信号を発生し、制御、表示等を行な
う。Ａ／Ｄ（アナログ／デジタル）変換には各種
方式のものがあるが、例えば逐次比較型のものが
用いられ、この逐次比較型AD変換器では逐次比
較で上位ビツトから逐次得られた変換データをレ
ジスタに溜め、変換終了で該データをプロセツサ
へシリアル伝送する。
は、エンジン各部に配置したセンサのアナログ出
力をAD変換してプロセツサ（CPU）に入力し、
該プロセツサは該入力されたデジタルデータ等を
用いて各種信号を発生し、制御、表示等を行な
う。Ａ／Ｄ（アナログ／デジタル）変換には各種
方式のものがあるが、例えば逐次比較型のものが
用いられ、この逐次比較型AD変換器では逐次比
較で上位ビツトから逐次得られた変換データをレ
ジスタに溜め、変換終了で該データをプロセツサ
へシリアル伝送する。
第５図はこれを説明する図で、プロセツサから
AD変換器へクロツクCLKが送られ、AD変換器
では上記レジスタを該クロツクでシフトして、１
本のデータ線を通してレジスタデータをシリアル
伝送する。該データ線は最初はＨ（ハイ）レベル
にあり、伝送開始でＬ（ロー）レベルになる。こ
の最初のＬレベルの１ビツト（LSB）はスター
トビツトであり、このあとに所定数例えば８個の
データビツトが続き、その後は再びＨレベルに戻
る（このＨレベルがストツプビツトになる）。プ
ロセツサは前記クロツクCLKでこのデータを取
込む。即ち、データ線のＨ，ＬはクロツクCLK
の立下りに同期しており、プロセツサはこのＨ，
ＬをCLKの立上りで読み、図示の如く010110010
等と読取る。最初のLSBはスタートビツトであ
つてデータではなく、残り８ビツトがデータ（レ
ジスタの内容）である。シリアル伝送されるデー
タのビツト数は既知であるからこの既知ビツト数
の受信で（最初のビツトは取込まないから８ビツ
トの受信で）データ受信完了フラグが上り、これ
により割込みが発生して受信データの処理が行な
われる。
AD変換器へクロツクCLKが送られ、AD変換器
では上記レジスタを該クロツクでシフトして、１
本のデータ線を通してレジスタデータをシリアル
伝送する。該データ線は最初はＨ（ハイ）レベル
にあり、伝送開始でＬ（ロー）レベルになる。こ
の最初のＬレベルの１ビツト（LSB）はスター
トビツトであり、このあとに所定数例えば８個の
データビツトが続き、その後は再びＨレベルに戻
る（このＨレベルがストツプビツトになる）。プ
ロセツサは前記クロツクCLKでこのデータを取
込む。即ち、データ線のＨ，ＬはクロツクCLK
の立下りに同期しており、プロセツサはこのＨ，
ＬをCLKの立上りで読み、図示の如く010110010
等と読取る。最初のLSBはスタートビツトであ
つてデータではなく、残り８ビツトがデータ（レ
ジスタの内容）である。シリアル伝送されるデー
タのビツト数は既知であるからこの既知ビツト数
の受信で（最初のビツトは取込まないから８ビツ
トの受信で）データ受信完了フラグが上り、これ
により割込みが発生して受信データの処理が行な
われる。
AD変換要求はプロセツサからAD変換器に例
えば4mSの周期で定期的に送られる。これを受け
てAD変換器はAD変換を開始し、変換終了で上
記データ伝送を行ない、伝送終了で待機状態に入
る。AD変換および変換データの伝送に要する時
間は例えば500μSであり、残りの3500μSが待機期
間である。上記AD変換要求は、プロセツサの
SOUT端子とAD変換器のSIN端子との間に張ら
れた信号線1（第２図参照）をＬレベルにする
ことにより出され、AD変換器はこの信号線の電
位を監視していてそれがＬレベルになればAD変
換要求と解してその実行に入る。AD変換データ
は、AD変換器のSO端子とプロセツサのSIN端子
との張られた信号線2を通してシリアル伝送さ
れる。
えば4mSの周期で定期的に送られる。これを受け
てAD変換器はAD変換を開始し、変換終了で上
記データ伝送を行ない、伝送終了で待機状態に入
る。AD変換および変換データの伝送に要する時
間は例えば500μSであり、残りの3500μSが待機期
間である。上記AD変換要求は、プロセツサの
SOUT端子とAD変換器のSIN端子との間に張ら
れた信号線1（第２図参照）をＬレベルにする
ことにより出され、AD変換器はこの信号線の電
位を監視していてそれがＬレベルになればAD変
換要求と解してその実行に入る。AD変換データ
は、AD変換器のSO端子とプロセツサのSIN端子
との張られた信号線2を通してシリアル伝送さ
れる。
この信号線2は常時はＨレベルであり、Ｌレ
ベルになつて伝送開始となり、その最初のＬレベ
ルはスタートビツトである。プロセツサはこの信
号線2のレベルを監視しており、ＨレベルがＬ
レベルに変るとそれをスタートビツトと見なして
誤つてデータを受信してしまう。勿論この受信デ
ータはノイズであり、それが速やかに消滅してし
まえば定常状態のＨレベルであるが、いずれにし
ても受信動作は行なわれてしまう。
ベルになつて伝送開始となり、その最初のＬレベ
ルはスタートビツトである。プロセツサはこの信
号線2のレベルを監視しており、ＨレベルがＬ
レベルに変るとそれをスタートビツトと見なして
誤つてデータを受信してしまう。勿論この受信デ
ータはノイズであり、それが速やかに消滅してし
まえば定常状態のＨレベルであるが、いずれにし
ても受信動作は行なわれてしまう。
本発明はかゝる点を改善し、プロセツサはAD
変換データのみを受信しそれ以外は受信しないよ
うにしようとするものである。
変換データのみを受信しそれ以外は受信しないよ
うにしようとするものである。
本発明は、マイクロコンピユータ１０とAD変
換器２０を備え、該マイクロコンピユータから
AD変換器へAD変換を要求し、該AD変換器は
AD変換データを最初のＬレベルビツトのあとに
続けてシリアル伝送し、該マイクロコンピユータ
は該最初のＬレベルを該シリアル伝送の開始と判
断して続くデータを受信し、受信終了で上る割込
みにより、該マイクロコンピユータのプロセツサ
（CPU）は該データを取込む、エンジン制御シス
テムにおけるAD変換データの伝送方法におい
て、前記AD変換要求の発生でセツトされ、前記
割込みによるデータ取込みでリセツトされるスタ
ートビツトフラグ（SBF）を設け、プロセツサ
は、前記割込みが上り、前記フラグがセツトされ
ている状態で、前記データ取込みを行なうことを
特徴とするものである。
換器２０を備え、該マイクロコンピユータから
AD変換器へAD変換を要求し、該AD変換器は
AD変換データを最初のＬレベルビツトのあとに
続けてシリアル伝送し、該マイクロコンピユータ
は該最初のＬレベルを該シリアル伝送の開始と判
断して続くデータを受信し、受信終了で上る割込
みにより、該マイクロコンピユータのプロセツサ
（CPU）は該データを取込む、エンジン制御シス
テムにおけるAD変換データの伝送方法におい
て、前記AD変換要求の発生でセツトされ、前記
割込みによるデータ取込みでリセツトされるスタ
ートビツトフラグ（SBF）を設け、プロセツサ
は、前記割込みが上り、前記フラグがセツトされ
ている状態で、前記データ取込みを行なうことを
特徴とするものである。
この方法によれば、プロセツサはAD変換デー
タのみを取込み、ノイズ等による誤つたデータ取
込みは回避することができ、ノイズの多いエンジ
ン制御システムに用いて甚だ有効である。
タのみを取込み、ノイズ等による誤つたデータ取
込みは回避することができ、ノイズの多いエンジ
ン制御システムに用いて甚だ有効である。
第１図で１０はマイクロコンピユータで、プロ
セツサCPU、受信レジスタ１２、受信終了検出
回路１４、クロツク制御回路１６、クロツクセレ
クタ１８を備える。また２０はAD変換器で、ア
ナログ入力チヤネルａ，ｂ，……の選択データ
CDラツチ回路２２、その選択を行なうマルチプ
レクサ２４、逐次比較レジスタ２６、デジタルア
ナログ変換器２８、電源電圧Ｖc.c.を受けて基準電
圧VREF等を発生するレギユレータ３０、比較器群
３２を備える。
セツサCPU、受信レジスタ１２、受信終了検出
回路１４、クロツク制御回路１６、クロツクセレ
クタ１８を備える。また２０はAD変換器で、ア
ナログ入力チヤネルａ，ｂ，……の選択データ
CDラツチ回路２２、その選択を行なうマルチプ
レクサ２４、逐次比較レジスタ２６、デジタルア
ナログ変換器２８、電源電圧Ｖc.c.を受けて基準電
圧VREF等を発生するレギユレータ３０、比較器群
３２を備える。
逐次比較型のAD変換動作は周知の通りで、入
力アナログ電圧は最大Ｖボルトとすると、最初
SARはMSBが１で残りは０にセツトされ、これ
を受けてDACはＶ／２を出力し、MPX２４が入
力（チヤネル）ａを選択したとすると、比較器３
２ａでａとＶ／２の比較が行なわれ、ａ＞Ｖ／２
ならSARではMSBの次のビツトが１にされ、こ
れを受けてDAC２８は3V／４を発生し、これが
ａと比較され、……という処理が行なわれてレジ
スタSARにはアナログ入力ａのデジタル変換値
の各ビツトがMSB側から逐次セツトされて行く
（動作には種々のタイプがあるが）。
力アナログ電圧は最大Ｖボルトとすると、最初
SARはMSBが１で残りは０にセツトされ、これ
を受けてDACはＶ／２を出力し、MPX２４が入
力（チヤネル）ａを選択したとすると、比較器３
２ａでａとＶ／２の比較が行なわれ、ａ＞Ｖ／２
ならSARではMSBの次のビツトが１にされ、こ
れを受けてDAC２８は3V／４を発生し、これが
ａと比較され、……という処理が行なわれてレジ
スタSARにはアナログ入力ａのデジタル変換値
の各ビツトがMSB側から逐次セツトされて行く
（動作には種々のタイプがあるが）。
AD変換動作は信号線1により指示される。即
ち第２図に示すように1がＬレベルになるとこ
れはスタートビツトであり、AD変換動作が開始
する。この前にマイコン１０側から変換チヤネル
を指定するデータCDが与えられているので、こ
のデータが上記スタートビツトによりラツチ２２
に取込まれ、これによりマルチプレクサ２４は該
データが指示するチヤネルａ，ｂ，……を選択す
る。AD変換動作がやがて終了し、変換データが
全てSAR２６に溜ると自動的にその送出が開始
する。前記のようにこのシリアル伝送を行なう信
号線2のレベルは常時Ｈレベルであり、伝送開
始でＬレベルになり、これ（LSB）がスタート
ビツトで、レジスタデータはその後に続く。
ち第２図に示すように1がＬレベルになるとこ
れはスタートビツトであり、AD変換動作が開始
する。この前にマイコン１０側から変換チヤネル
を指定するデータCDが与えられているので、こ
のデータが上記スタートビツトによりラツチ２２
に取込まれ、これによりマルチプレクサ２４は該
データが指示するチヤネルａ，ｂ，……を選択す
る。AD変換動作がやがて終了し、変換データが
全てSAR２６に溜ると自動的にその送出が開始
する。前記のようにこのシリアル伝送を行なう信
号線2のレベルは常時Ｈレベルであり、伝送開
始でＬレベルになり、これ（LSB）がスタート
ビツトで、レジスタデータはその後に続く。
このシリアル伝送をさせるクロツクCLKはマ
イコン１０側からクロツクセレクタ１８、クロツ
ク制御回路１６の経路で送られる。またこのクロ
ツクSLKは受信レジスタ１２にも入つてシリア
ル伝送データの取込みを制御し、また検出回路１
４へも入力して受信終了検知に供される。即ちこ
の検出回路１４は実質的にはカウンタであり、既
知であるデータビツト数（本例では８）を計数す
ると、受信終了をレジスタ１２およびプロセツサ
CPUに知らせる。レジスタ１２にとつてはこれ
はシフトイン停止信号になり、またプロセツサ
CPUにとつてこれは割込み信号になり、受信デ
ータ１２のデータを取込む。信号線2上のスタ
ートビツトは受信レジスタ１２で検出し、シフト
インを開始すると共に検出回路１４へ計数開始を
指示する。
イコン１０側からクロツクセレクタ１８、クロツ
ク制御回路１６の経路で送られる。またこのクロ
ツクSLKは受信レジスタ１２にも入つてシリア
ル伝送データの取込みを制御し、また検出回路１
４へも入力して受信終了検知に供される。即ちこ
の検出回路１４は実質的にはカウンタであり、既
知であるデータビツト数（本例では８）を計数す
ると、受信終了をレジスタ１２およびプロセツサ
CPUに知らせる。レジスタ１２にとつてはこれ
はシフトイン停止信号になり、またプロセツサ
CPUにとつてこれは割込み信号になり、受信デ
ータ１２のデータを取込む。信号線2上のスタ
ートビツトは受信レジスタ１２で検出し、シフト
インを開始すると共に検出回路１４へ計数開始を
指示する。
シリアル伝送終了後、信号線2にノイズがの
り、Ｌレベルになると、マイコン側ではこれをシ
リアル伝送のスタートビツトと見なし、誤動作し
てしまう。そこで本発明ではスタートビツトフラ
グSBFをプロセツサCPUに設け、シリアル伝送
が終了して前記割込信号が出たのちこれをＬレベ
ルにし、次のAD変換まで（前記例で言えば
3500μS後まで）これをＬに保つ。プロセツサ
CPUでは受信終了検出回路１４から割込み入り、
受信レジスタ１２からデータを取込むとき、この
スタートビツトフラグを眺め、これがＨならデー
タ取込みをするが、Ｌならデータ取込みしない。
このようにすればノイズにより信号線2がＬレ
ベルになつても、これをシリアル伝送のLSBと
誤認して受信データ取込みを行なつてしまうこと
はない。
り、Ｌレベルになると、マイコン側ではこれをシ
リアル伝送のスタートビツトと見なし、誤動作し
てしまう。そこで本発明ではスタートビツトフラ
グSBFをプロセツサCPUに設け、シリアル伝送
が終了して前記割込信号が出たのちこれをＬレベ
ルにし、次のAD変換まで（前記例で言えば
3500μS後まで）これをＬに保つ。プロセツサ
CPUでは受信終了検出回路１４から割込み入り、
受信レジスタ１２からデータを取込むとき、この
スタートビツトフラグを眺め、これがＨならデー
タ取込みをするが、Ｌならデータ取込みしない。
このようにすればノイズにより信号線2がＬレ
ベルになつても、これをシリアル伝送のLSBと
誤認して受信データ取込みを行なつてしまうこと
はない。
スタートビツトフラグSBFはAD変換のタイミ
ング（本例では4mS毎）でセツトし、シリアル伝
送終了後のプロセツサへのデータ取込み用割込み
でリセツトする。第３図にこのスタートビツトフ
ラグSBFのセツト等の処理要領を、また第４図
にそのリセツト等の処理要領を示す。この第３図
に示すようにSBFのセツトはAD変換スタート
（1がＬ）時に行なわれ、第４図に示すように
AD変換データをプロセツサのRAM（ランダムア
クセスメモリ）へセーブしたときリセトされる。
ング（本例では4mS毎）でセツトし、シリアル伝
送終了後のプロセツサへのデータ取込み用割込み
でリセツトする。第３図にこのスタートビツトフ
ラグSBFのセツト等の処理要領を、また第４図
にそのリセツト等の処理要領を示す。この第３図
に示すようにSBFのセツトはAD変換スタート
（1がＬ）時に行なわれ、第４図に示すように
AD変換データをプロセツサのRAM（ランダムア
クセスメモリ）へセーブしたときリセトされる。
第３図のAD変換チヤネルセツト、は前記デー
タCDを発生するステツプである。センサには各
種あり、AD変換をするタイミングも短周期のも
の、長周期でよいものなど様々である。このステ
ツプではどのセンサ（チヤネル）をAD変換対象
にするかを決める。第４図のルーチンは受信終了
検出回路１４が上げた割込みが受けられたときス
タートする。
タCDを発生するステツプである。センサには各
種あり、AD変換をするタイミングも短周期のも
の、長周期でよいものなど様々である。このステ
ツプではどのセンサ（チヤネル）をAD変換対象
にするかを決める。第４図のルーチンは受信終了
検出回路１４が上げた割込みが受けられたときス
タートする。
以上説明したように、本発明によればプロセツ
サはAD変換データのみを取込み、ノイズ等によ
る誤つたデータ取込みは回避することができ、ノ
イズの多いエンジン制御システムに用いて甚だ有
効である。
サはAD変換データのみを取込み、ノイズ等によ
る誤つたデータ取込みは回避することができ、ノ
イズの多いエンジン制御システムに用いて甚だ有
効である。
第１図は本発明の実施例を示すブロツク図、第
２図は動作説明用のタイムチヤート、第３図およ
び第４図は処理要領を示すフローチヤート、第５
図は従来装置の動作を説明するタイムチヤートで
ある。
２図は動作説明用のタイムチヤート、第３図およ
び第４図は処理要領を示すフローチヤート、第５
図は従来装置の動作を説明するタイムチヤートで
ある。
Claims (1)
- 【特許請求の範囲】 １ マイクロコンピユータ１０とAD変換器２０
を備え、該マイクロコンピユータからAD変換器
へAD変換を要求し、該AD変換器はAD変換デー
タを最初のＬレベルビツトのあとに続けてシリア
ル伝送し、該マイクロコンピユータは該最初のＬ
レベルを該シリアル伝送の開始と判断して続くデ
ータを受信し、受信終了で発生する割込みによ
り、該マイクロコンピユータのプロセツサ
（CPU）は該データを取込む、エンジン制御シス
テムにおけるAD変換データの伝送方法におい
て、 前記AD変換要求の発生でセツトされ、前記割
込みによるデータ取込みでリセツトされるスター
トビツトフラグ（SBF）を設け、 プロセツサは、前記割込みが発生し、前記フラ
グがセツトされている状態で、前記データの取込
みを行なうことを特徴とするAD変換データの伝
送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314724A JPS63161754A (ja) | 1986-12-24 | 1986-12-24 | Ａｄ変換デ−タの伝送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314724A JPS63161754A (ja) | 1986-12-24 | 1986-12-24 | Ａｄ変換デ−タの伝送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63161754A JPS63161754A (ja) | 1988-07-05 |
| JPH0447503B2 true JPH0447503B2 (ja) | 1992-08-04 |
Family
ID=18056806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61314724A Granted JPS63161754A (ja) | 1986-12-24 | 1986-12-24 | Ａｄ変換デ−タの伝送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63161754A (ja) |
-
1986
- 1986-12-24 JP JP61314724A patent/JPS63161754A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63161754A (ja) | 1988-07-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |