JPH0664518B2 - 逐次比較型ａ／ｄ変換器からのデ−タ受信方法 - Google Patents
逐次比較型ａ／ｄ変換器からのデ−タ受信方法Info
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- JPH0664518B2 JPH0664518B2 JP61289678A JP28967886A JPH0664518B2 JP H0664518 B2 JPH0664518 B2 JP H0664518B2 JP 61289678 A JP61289678 A JP 61289678A JP 28967886 A JP28967886 A JP 28967886A JP H0664518 B2 JPH0664518 B2 JP H0664518B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、逐次比較型Ａ／Ｄ変換器の変換データをシリ
アル受信割込み受信するデータ受信方法に関する。
アル受信割込み受信するデータ受信方法に関する。
CPUからＡ／Ｄ変換開始の指令を出し、これを受けた逐
次比較型Ａ／Ｄ変換器（以下ADCと略す）が変換データ
をシリアルに出力すると、CPU側のシリアル受信レジス
タに所定ビット数の変換データが取込まれた段階でCPU
にシリアル割込みがかかる。CPUはこの割込みを持って
変換データを取込み、１回のＡ／Ｄ変換を完了する。
次比較型Ａ／Ｄ変換器（以下ADCと略す）が変換データ
をシリアルに出力すると、CPU側のシリアル受信レジス
タに所定ビット数の変換データが取込まれた段階でCPU
にシリアル割込みがかかる。CPUはこの割込みを持って
変換データを取込み、１回のＡ／Ｄ変換を完了する。
第３図はこの種のシステムの構成図で、１はCPU、２は
逐次比較型ADC、３はシリアルデータライン、４はシリ
アル受信レジスタである。CPU1からADC2へはアナログ入
力のCH（チャネル）選択信号、ADスタート信号、クロッ
ク信号が出力される。ADC2はう３ビットのCH選択信号を
アドレスラッチ21に保持し、該当するアナログ入力（CH
0〜CH7の１つ）をマルチプレクサ22で選択する。逐次比
較レジスタ（SAR）23はADスタート信号を受けると、先
ず最大基準電圧REFの１／２をＤ／Ａ変換器（DAC）24に
与え、そのアナログ変換値を比較器25でアナログ入力と
比較させる。そして、マルチプレクサ22を通して該当す
るチャネルの比較結果（大小に応じて1,0となる）がSAR
23に入力されると、SAR23は次の比較値2-2REFをDAC24に
与え、以下クロックが入力する毎に2-3REF,2-4REF,……
と比較値を変更する。そして、最後の比較値2-8REFに対
する比較結果が得られたら、2-1REF〜2-8REFに対する８
ビットのＡ／Ｄ変換データにスタートビットとストップ
ビットを加えてシフトレジスタ26からデータライン３に
シリアルに送出し、CPU側のシリアル受信レジスタ４へ
転送する。
逐次比較型ADC、３はシリアルデータライン、４はシリ
アル受信レジスタである。CPU1からADC2へはアナログ入
力のCH（チャネル）選択信号、ADスタート信号、クロッ
ク信号が出力される。ADC2はう３ビットのCH選択信号を
アドレスラッチ21に保持し、該当するアナログ入力（CH
0〜CH7の１つ）をマルチプレクサ22で選択する。逐次比
較レジスタ（SAR）23はADスタート信号を受けると、先
ず最大基準電圧REFの１／２をＤ／Ａ変換器（DAC）24に
与え、そのアナログ変換値を比較器25でアナログ入力と
比較させる。そして、マルチプレクサ22を通して該当す
るチャネルの比較結果（大小に応じて1,0となる）がSAR
23に入力されると、SAR23は次の比較値2-2REFをDAC24に
与え、以下クロックが入力する毎に2-3REF,2-4REF,……
と比較値を変更する。そして、最後の比較値2-8REFに対
する比較結果が得られたら、2-1REF〜2-8REFに対する８
ビットのＡ／Ｄ変換データにスタートビットとストップ
ビットを加えてシフトレジスタ26からデータライン３に
シリアルに送出し、CPU側のシリアル受信レジスタ４へ
転送する。
第４図はクロック周波数を250KHzとしてアナログ入力を
８ビットにAD変換する場合のタイムチャートである。１
クロック周期は４μｓであるので８ビットのAD変換には
８×４μｓ＝32μｓ要し、またデータ送信にはスター
ト、ストップの各１ビットを付加するため（８＋２）×
４μｓ＝40μｓ要する。従って、ADスタート信号の立上
りから一定時間（＝72μｓ）後にCPU1に受信割込みがか
かる。
８ビットにAD変換する場合のタイムチャートである。１
クロック周期は４μｓであるので８ビットのAD変換には
８×４μｓ＝32μｓ要し、またデータ送信にはスター
ト、ストップの各１ビットを付加するため（８＋２）×
４μｓ＝40μｓ要する。従って、ADスタート信号の立上
りから一定時間（＝72μｓ）後にCPU1に受信割込みがか
かる。
第５図（ａ）はクロックとシリアル転送データの関係を
示しており、この例ではシリアル受信レジスタ４はクロ
ックの立下りでデータを取込むことができる。
示しており、この例ではシリアル受信レジスタ４はクロ
ックの立下りでデータを取込むことができる。
ところで、内燃機関を制御する電子制御装置では、制御
内容が複雑になるにつれてＡ／Ｄ変換の高速化の要求が
生じ、上述した様な逐次比較型のADCを用いるケースが
増えている。しかしながら、第３図で説明した様なシリ
アル受信はノイズに弱いため誤ったデータを受信する可
能性が強い。例えば、第５図（ｂ）に示すようにデータ
ライン３にノイズ（特に点火ノイズ）が混入してＡ／Ｄ
変換データの送信時でもないのに一時的にデータライン
３のレベル変化すると、これがスタートビットとして読
取られる結果、ノイズによる誤ったデータが受信され
る。
内容が複雑になるにつれてＡ／Ｄ変換の高速化の要求が
生じ、上述した様な逐次比較型のADCを用いるケースが
増えている。しかしながら、第３図で説明した様なシリ
アル受信はノイズに弱いため誤ったデータを受信する可
能性が強い。例えば、第５図（ｂ）に示すようにデータ
ライン３にノイズ（特に点火ノイズ）が混入してＡ／Ｄ
変換データの送信時でもないのに一時的にデータライン
３のレベル変化すると、これがスタートビットとして読
取られる結果、ノイズによる誤ったデータが受信され
る。
一般にADC2側ではADスタート信号を受けないときに出力
が変化しないようにデータライン３をプルアップルする
保護措置を講じている。そして、CPU1もADスタートを出
さなければ変換データは送られて来ないとの観点から、
常に受信割込を受付け得る状態にしている。このため第
５図（ｂ）のようなケースではオール１が誤受信され
る。
が変化しないようにデータライン３をプルアップルする
保護措置を講じている。そして、CPU1もADスタートを出
さなければ変換データは送られて来ないとの観点から、
常に受信割込を受付け得る状態にしている。このため第
５図（ｂ）のようなケースではオール１が誤受信され
る。
この点を改善するためには、従来はデータライン３の受
端側にフイルタを設けて該ノイズを除去するようにして
いる。しかし、フィルタを用いるとその時定数のために
高速送信できなくなり、制御の応答性を十分に高められ
ない難点がある。また、アナログ回路によるフィルタは
ハード量を増大させるので好ましくない。
端側にフイルタを設けて該ノイズを除去するようにして
いる。しかし、フィルタを用いるとその時定数のために
高速送信できなくなり、制御の応答性を十分に高められ
ない難点がある。また、アナログ回路によるフィルタは
ハード量を増大させるので好ましくない。
本発明はかかる誤受信の確率をフィルタを用いることな
く低下させようとするものである。
く低下させようとするものである。
本発明は、CPUから逐次比較型Ａ／Ｄ変換器へ変換開始
指令を出し、該指令を受けた該変換器がアナログ入力を
基準値と逐次比較して所定ビット数のデジタルデータに
変換し、更に該データをシリアル通信でCPU側のシリア
ル受信レジスタに転送し終るとCPUに対し受信割込がか
かる逐次比較型Ａ／Ｄ変換器からのデータ受信方法にお
いて、前記開始指令出力時前記受信割込を許可するステ
ップと、該受信割込による処理の終了時に前記受信割込
を禁止するステップと、前記変換開始指令出力後所定時
間経過したときに前記受信割込を禁止するステップを設
け、CPUによる受信割込の受付けを変換開始指令の送出
後一定期間に制限することを特徴とするもである。
指令を出し、該指令を受けた該変換器がアナログ入力を
基準値と逐次比較して所定ビット数のデジタルデータに
変換し、更に該データをシリアル通信でCPU側のシリア
ル受信レジスタに転送し終るとCPUに対し受信割込がか
かる逐次比較型Ａ／Ｄ変換器からのデータ受信方法にお
いて、前記開始指令出力時前記受信割込を許可するステ
ップと、該受信割込による処理の終了時に前記受信割込
を禁止するステップと、前記変換開始指令出力後所定時
間経過したときに前記受信割込を禁止するステップを設
け、CPUによる受信割込の受付けを変換開始指令の送出
後一定期間に制限することを特徴とするもである。
CPUによる受信割込の受付けが変換開始指令の送出後一
定期間に制限されていると、他の期間にノイズによって
シリアル受信レジスタに誤ったデータが入力して受信割
込の要求が発生してもCPUは受付けないので、ノイズに
よる誤受信の確率は著しく低下する。しかも、CPUが無
駄な割込処理をしないので、ノイズの有無によらず処理
時間を一定に保つことができる。また、フィルタ等は使
用しないのでボーレイトは低下せずに済む。
定期間に制限されていると、他の期間にノイズによって
シリアル受信レジスタに誤ったデータが入力して受信割
込の要求が発生してもCPUは受付けないので、ノイズに
よる誤受信の確率は著しく低下する。しかも、CPUが無
駄な割込処理をしないので、ノイズの有無によらず処理
時間を一定に保つことができる。また、フィルタ等は使
用しないのでボーレイトは低下せずに済む。
第１図は本発明の一実施例をフローチャートで、第３図
のCPU1の処理の一部を示している。COMP1は2ms毎に発生
する割込ルーチンで、「変換CHセット」は第３図のCH選
択信号送出、「AD変換開始」はADスタート信号送出に相
当する。本例では、このADスタート（変換開始指令）と
同時にシリアル受信割込を許可する。第２図はこのタイ
ムチャートである。
のCPU1の処理の一部を示している。COMP1は2ms毎に発生
する割込ルーチンで、「変換CHセット」は第３図のCH選
択信号送出、「AD変換開始」はADスタート信号送出に相
当する。本例では、このADスタート（変換開始指令）と
同時にシリアル受信割込を許可する。第２図はこのタイ
ムチャートである。
第４図で示したように変換開始から72μｓ後に変換デー
タの送信が完了すると、その時点でシリアル受信割込が
発生する。第１図のシリアル受信割込ルーチンではAD変
換結果に伴う処理をし、その後シリアル受信割込を禁止
する。従って、本例では割込ルーチンCOMP1のシリアル
受信割込許可からシリアル受信割込ルーチンのシリアル
受信割込禁止までの時間（100μｓ程度）が受信割込の
許容される時間となり、その他の期間（2ms−100μｓ）
は受信割込が禁止される。
タの送信が完了すると、その時点でシリアル受信割込が
発生する。第１図のシリアル受信割込ルーチンではAD変
換結果に伴う処理をし、その後シリアル受信割込を禁止
する。従って、本例では割込ルーチンCOMP1のシリアル
受信割込許可からシリアル受信割込ルーチンのシリアル
受信割込禁止までの時間（100μｓ程度）が受信割込の
許容される時間となり、その他の期間（2ms−100μｓ）
は受信割込が禁止される。
但し、ADC2の故障を考慮してADスタートから200μｓ経
ても受信割込が発生しないときは、COMP2で強制的にシ
リアル受信割込を禁止し、メインルーチンに影響を与え
ないようにする。第２図の破線部はこれである。この20
0μｓは他の割込によってシリアル割込ルーチンにとび
込むのが遅れることを考慮した長さで、それがなければ
72μｓ＋数μｓで良い。
ても受信割込が発生しないときは、COMP2で強制的にシ
リアル受信割込を禁止し、メインルーチンに影響を与え
ないようにする。第２図の破線部はこれである。この20
0μｓは他の割込によってシリアル割込ルーチンにとび
込むのが遅れることを考慮した長さで、それがなければ
72μｓ＋数μｓで良い。
以上述べたように本発明によれば、逐次変換型ADCの変
換データをシリアル通信で受信する際に、受信割込の許
可期間をプログラムで制限したので、ボーレイトを低下
させることなくノイズによる誤受信の確率を低下させる
ことができ、誤まったＡ／Ｄ変換データが使用されるこ
とがなくなる。
換データをシリアル通信で受信する際に、受信割込の許
可期間をプログラムで制限したので、ボーレイトを低下
させることなくノイズによる誤受信の確率を低下させる
ことができ、誤まったＡ／Ｄ変換データが使用されるこ
とがなくなる。
【図面の簡単な説明】 第１図は本発明の実施例を示すフローチャート、第２図
はその動作説明図、第３図は逐次比較型Ａ／Ｄ変換器か
らデータ受信するシステムの構成図、第４図はＡ／Ｄ変
換動作のタイムチャート、第５図はＡ／Ｄ変換データの
説明図である。 図中、１はCPU、２は逐次比較型Ａ／Ｄ変換器、３はシ
リアルデータライン、４はシリアル受信レジスタであ
る。
はその動作説明図、第３図は逐次比較型Ａ／Ｄ変換器か
らデータ受信するシステムの構成図、第４図はＡ／Ｄ変
換動作のタイムチャート、第５図はＡ／Ｄ変換データの
説明図である。 図中、１はCPU、２は逐次比較型Ａ／Ｄ変換器、３はシ
リアルデータライン、４はシリアル受信レジスタであ
る。
Claims (1)
- 【請求項１】CPUから逐次比較型Ａ／Ｄ変換器へ変換開
始指令を出し、該指令を受けた該変換器がアナログ入力
を基準値と逐次比較して所定ビット数のデジタルデータ
に変換し、更に該データをシリアル通信でCPU側のシリ
アル受信レジスタに転送し終るとCPUに対し受信割込が
かる逐次比較型Ａ／Ｄ変換器からのデータ受信方法にお
いて、 前記開始指令出力時前記受信割込を許可するステップ
と、該受信割込による処理の終了時に前記受信割込を禁
止するステップと、前記変換開始指令出力後所定時間経
過したとき前記受信割込を禁止するステップを設け、 CPUによる受信割込の受付けを変換開始指令の送出後一
定期間に制限することを特徴とする逐次比較型Ａ／Ｄ変
換器からのデータ受信方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289678A JPH0664518B2 (ja) | 1986-12-04 | 1986-12-04 | 逐次比較型ａ／ｄ変換器からのデ−タ受信方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289678A JPH0664518B2 (ja) | 1986-12-04 | 1986-12-04 | 逐次比較型ａ／ｄ変換器からのデ−タ受信方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63142402A JPS63142402A (ja) | 1988-06-14 |
| JPH0664518B2 true JPH0664518B2 (ja) | 1994-08-22 |
Family
ID=17746326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61289678A Expired - Fee Related JPH0664518B2 (ja) | 1986-12-04 | 1986-12-04 | 逐次比較型ａ／ｄ変換器からのデ−タ受信方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664518B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4875687B2 (ja) * | 2008-11-15 | 2012-02-15 | 東芝機械株式会社 | 油圧制御装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755437A (en) * | 1980-09-19 | 1982-04-02 | Canon Inc | Interrupting signal detector |
-
1986
- 1986-12-04 JP JP61289678A patent/JPH0664518B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63142402A (ja) | 1988-06-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |