JPH08293791A - アナログ／ディジタル変換装置 - Google Patents
アナログ／ディジタル変換装置Info
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- JPH08293791A JPH08293791A JP7096631A JP9663195A JPH08293791A JP H08293791 A JPH08293791 A JP H08293791A JP 7096631 A JP7096631 A JP 7096631A JP 9663195 A JP9663195 A JP 9663195A JP H08293791 A JPH08293791 A JP H08293791A
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Abstract
(57)【要約】
【構成】 変換指示信号がＲＳフリップフロップ５に入
力されると電源回路６からＡ／Ｄ変換部１２に対して電
源が供給されて信号入力端子２からの入力アナログ信号
が順次ディジタル信号に変換され、シーケンス制御回路
１１からＲＳフリップフロップ５に対して変換終了信号
が出力されると電源回路６からＡ／Ｄ変換部１２に対し
ての電源供給が停止する。 【効果】 簡単な構成、かつ低コストで、回路の低消費
電力化を図ることができる。
力されると電源回路６からＡ／Ｄ変換部１２に対して電
源が供給されて信号入力端子２からの入力アナログ信号
が順次ディジタル信号に変換され、シーケンス制御回路
１１からＲＳフリップフロップ５に対して変換終了信号
が出力されると電源回路６からＡ／Ｄ変換部１２に対し
ての電源供給が停止する。 【効果】 簡単な構成、かつ低コストで、回路の低消費
電力化を図ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、間欠的もしくは不等間
隔で動作するアナログ／ディジタル変換装置に関する。
隔で動作するアナログ／ディジタル変換装置に関する。
【０００２】
【従来の技術】従来より用いられているアナログ／ディ
ジタル変換装置いわゆるＡ／Ｄ変換装置においては、フ
ラッシュ方式や逐次比較方式等の回路形式が用いられて
いる。このようなＡ／Ｄ変換装置においては、いずれも
回路構成が比較的大型であり、常時電流が流れているた
めに電力消費も大きくなってしまい、電池を電源とする
機器においては容量の大きい電池を使用している。
ジタル変換装置いわゆるＡ／Ｄ変換装置においては、フ
ラッシュ方式や逐次比較方式等の回路形式が用いられて
いる。このようなＡ／Ｄ変換装置においては、いずれも
回路構成が比較的大型であり、常時電流が流れているた
めに電力消費も大きくなってしまい、電池を電源とする
機器においては容量の大きい電池を使用している。
【０００３】よって、特開平１−２６５７２２号公報に
示すように、逐次比較方式を用いたＡ／Ｄ変換装置にお
いて、その消費電流を減少させる技術について開示され
ている。
示すように、逐次比較方式を用いたＡ／Ｄ変換装置にお
いて、その消費電流を減少させる技術について開示され
ている。
【０００４】
【発明が解決しようとする課題】ところで、上述した消
費電流を減少させる技術は、逐次比較方式のＡ／Ｄ変換
装置に限られており、逐次比較方式以外の回路形式を用
いたＡ／Ｄ変換装置においては消費電流を減少させるこ
とができない。
費電流を減少させる技術は、逐次比較方式のＡ／Ｄ変換
装置に限られており、逐次比較方式以外の回路形式を用
いたＡ／Ｄ変換装置においては消費電流を減少させるこ
とができない。
【０００５】また、電源供給を制御するのも、Ａ／Ｄ変
換回路の中の一部の回路に限られている。
換回路の中の一部の回路に限られている。
【０００６】そこで、本発明は上述の実情に鑑み、簡単
な回路構成で電力消費を抑えることができるアナログ／
ディジタル変換装置を提供するものである。
な回路構成で電力消費を抑えることができるアナログ／
ディジタル変換装置を提供するものである。
【０００７】
【課題を解決するための手段】本発明に係るアナログ／
ディジタル変換装置は、入力アナログ信号のディジタル
信号への変換動作を行うアナログ／ディジタル変換手段
と、上記アナログ／ディジタル変換手段の変換動作が完
了したか否かを検出して変換終了信号を出力する変換終
了検出手段と、上記変換終了検出手段からの変換終了信
号を入力として、上記アナログ／ディジタル変換手段の
動作を停止制御する制御手段とを有することにより上述
した課題を解決する。
ディジタル変換装置は、入力アナログ信号のディジタル
信号への変換動作を行うアナログ／ディジタル変換手段
と、上記アナログ／ディジタル変換手段の変換動作が完
了したか否かを検出して変換終了信号を出力する変換終
了検出手段と、上記変換終了検出手段からの変換終了信
号を入力として、上記アナログ／ディジタル変換手段の
動作を停止制御する制御手段とを有することにより上述
した課題を解決する。
【０００８】
【作用】本発明においては、変換指示信号の入力によっ
て制御手段からのアナログ／ディジタル変換手段及び変
換終了検出手段への電源供給がなされて、アナログ／デ
ィジタル変換手段における入力アナログ信号のディジタ
ル信号変換動作が開始され、このディジタル信号変換動
作が終了したことが変換終了検出手段で検出されたとき
には、この変換終了検出手段から変換終了信号が出力さ
れ、上記制御手段では上記変換終了信号によって上記ア
ナログ／ディジタル変換手段及び変換終了検出手段への
電源供給を停止することにより、ディジタル信号変換動
作時のみアナログ／ディジタル変換手段及び変換終了検
出手段に対して電源供給を行う。
て制御手段からのアナログ／ディジタル変換手段及び変
換終了検出手段への電源供給がなされて、アナログ／デ
ィジタル変換手段における入力アナログ信号のディジタ
ル信号変換動作が開始され、このディジタル信号変換動
作が終了したことが変換終了検出手段で検出されたとき
には、この変換終了検出手段から変換終了信号が出力さ
れ、上記制御手段では上記変換終了信号によって上記ア
ナログ／ディジタル変換手段及び変換終了検出手段への
電源供給を停止することにより、ディジタル信号変換動
作時のみアナログ／ディジタル変換手段及び変換終了検
出手段に対して電源供給を行う。
【０００９】
【実施例】以下、本発明の好ましい実施例について、図
面を参照しながら説明する。図１には、本発明に係るア
ナログ／ディジタル変換装置の第１の実施例の概略的な
構成を示す。
面を参照しながら説明する。図１には、本発明に係るア
ナログ／ディジタル変換装置の第１の実施例の概略的な
構成を示す。
【００１０】図１のアナログ／ディジタル変換装置（以
下、Ａ／Ｄ変換装置という）は、入力アナログ信号のデ
ィジタル信号への変換動作を行うアナログ／ディジタル
変換手段であるアナログ／ディジタル変換部（以下、Ａ
／Ｄ変換部という）１２と、変換終了検出手段であって
上記Ａ／Ｄ変換部１２に内蔵されるシーケンス制御回路
１１からの変換終了信号を入力として、上記Ａ／Ｄ変換
部１２の動作を停止制御する制御手段である電源制御部
７とから構成される。上記電源制御部７は、パルス発生
器４、ＲＳフリップフロップ５、及び電源回路６から構
成される。上記Ａ／Ｄ変換部１２は、サンプルホールド
回路（以下、Ｓ／Ｈ回路という）８、ディジタル／アナ
ログ変換器（以下、Ｄ／Ａ変換器という）９、シーケン
ス制御回路１０、及び比較器１１から構成される。
下、Ａ／Ｄ変換装置という）は、入力アナログ信号のデ
ィジタル信号への変換動作を行うアナログ／ディジタル
変換手段であるアナログ／ディジタル変換部（以下、Ａ
／Ｄ変換部という）１２と、変換終了検出手段であって
上記Ａ／Ｄ変換部１２に内蔵されるシーケンス制御回路
１１からの変換終了信号を入力として、上記Ａ／Ｄ変換
部１２の動作を停止制御する制御手段である電源制御部
７とから構成される。上記電源制御部７は、パルス発生
器４、ＲＳフリップフロップ５、及び電源回路６から構
成される。上記Ａ／Ｄ変換部１２は、サンプルホールド
回路（以下、Ｓ／Ｈ回路という）８、ディジタル／アナ
ログ変換器（以下、Ｄ／Ａ変換器という）９、シーケン
ス制御回路１０、及び比較器１１から構成される。
【００１１】この第１の実施例は逐次比較方式のＡ／Ｄ
変換装置の例であり、上記シーケンス制御回路１１の少
なくとも一部を、アナログ／ディジタル変換手段である
Ａ／Ｄ変換部１２の変換動作が完了したか否かを検出し
て変換終了信号を出力する変換終了検出手段として用い
ているものである。
変換装置の例であり、上記シーケンス制御回路１１の少
なくとも一部を、アナログ／ディジタル変換手段である
Ａ／Ｄ変換部１２の変換動作が完了したか否かを検出し
て変換終了信号を出力する変換終了検出手段として用い
ているものである。
【００１２】次に、アナログ／ディジタル変換装置の動
作を説明する。
作を説明する。
【００１３】信号入力端子１には外部からの変換指示信
号が入力される。この変換指示信号は上記電源制御部７
のパルス発生器４に送られる。パルス発生器４では、上
記変換指示信号の入力によって、一定期間パルスが出力
される。このパルスは、ＲＳフリップフロップ５の入力
Ｓ及びシーケンス制御回路１１のリセットＲＳＴに入力
される。
号が入力される。この変換指示信号は上記電源制御部７
のパルス発生器４に送られる。パルス発生器４では、上
記変換指示信号の入力によって、一定期間パルスが出力
される。このパルスは、ＲＳフリップフロップ５の入力
Ｓ及びシーケンス制御回路１１のリセットＲＳＴに入力
される。
【００１４】上記ＲＳフリップフロップ５は、例えば入
力Ｓ及び出力Ｑの値が’０’であるときに、入力Ｓにパ
ルスが入力されて入力Ｓの値が’１’となった場合に
は、次に入力Ｒにパルスが入力されるまで出力Ｑから信
号が出力され、この後、入力Ｒにパルスが入力される
と、次に入力Ｓにパルスが入力されるまで出力Ｑからは
信号が出力されないものである。よって、上述のよう
に、ＲＳフリップフロップ５の入力Ｓ及び出力Ｑの値
が’０’であるときに、入力Ｓにパルスが入力されて入
力Ｓの値が’１’となった場合には、出力Ｑからは信号
が出力され、この信号は電源回路６に入力される。
力Ｓ及び出力Ｑの値が’０’であるときに、入力Ｓにパ
ルスが入力されて入力Ｓの値が’１’となった場合に
は、次に入力Ｒにパルスが入力されるまで出力Ｑから信
号が出力され、この後、入力Ｒにパルスが入力される
と、次に入力Ｓにパルスが入力されるまで出力Ｑからは
信号が出力されないものである。よって、上述のよう
に、ＲＳフリップフロップ５の入力Ｓ及び出力Ｑの値
が’０’であるときに、入力Ｓにパルスが入力されて入
力Ｓの値が’１’となった場合には、出力Ｑからは信号
が出力され、この信号は電源回路６に入力される。
【００１５】電源回路６は、上記ＲＳフリップフロップ
５からの出力信号が入力されている間はＡ／Ｄ変換部１
２に対して電源を供給する。尚、電源回路６は上記信号
が入力されていない間はＡ／Ｄ変換部１２に対して電源
を供給しないものである。
５からの出力信号が入力されている間はＡ／Ｄ変換部１
２に対して電源を供給する。尚、電源回路６は上記信号
が入力されていない間はＡ／Ｄ変換部１２に対して電源
を供給しないものである。
【００１６】上記電源回路６からの電源は、Ａ／Ｄ変換
部１２の全ての構成要素、即ちＳ／Ｈ回路８、Ｄ／Ａ変
換器９、比較器１０、及びシーケンス制御回路１１にそ
れぞれ供給される。
部１２の全ての構成要素、即ちＳ／Ｈ回路８、Ｄ／Ａ変
換器９、比較器１０、及びシーケンス制御回路１１にそ
れぞれ供給される。
【００１７】ここで、上記パルス発生器４から出力され
るパルスは、シーケンス制御回路１１のリセット信号と
してシーケンス制御回路１１のリセットＲＳＴにも入力
されている。また、シーケンス制御回路１１において
は、信号入力端子３から出力される信号がクロックＣＬ
Ｋに入力されており、この入力信号はシーケンス制御回
路１１においてクロック信号として用いられている。よ
って、パルス発生器４から出力されるパルスがシーケン
ス制御回路１１のリセットＲＳＴに入力されるとシーケ
ンス制御回路１１にはリセットがかかる。この後、シー
ケンス制御回路１１ではリセットが解除され、このリセ
ットが解除された後にクロックＣＬＫに入力されたクロ
ック信号のタイミングで、出力Ｏ1からディジタル信号
が出力され、さらに出力Ｏ2〜出力ＯN+2から順次ディジ
タル信号が出力される。出力Ｏ1からの出力信号はＳ／
Ｈ回路８に入力され、出力Ｏ2〜出力ＯN+1からのＮビッ
トの出力信号はＤ／Ａ変換器９に入力され、出力ＯN+2
からの出力信号はＲＳフリップフロップ５の入力Ｒに入
力される。
るパルスは、シーケンス制御回路１１のリセット信号と
してシーケンス制御回路１１のリセットＲＳＴにも入力
されている。また、シーケンス制御回路１１において
は、信号入力端子３から出力される信号がクロックＣＬ
Ｋに入力されており、この入力信号はシーケンス制御回
路１１においてクロック信号として用いられている。よ
って、パルス発生器４から出力されるパルスがシーケン
ス制御回路１１のリセットＲＳＴに入力されるとシーケ
ンス制御回路１１にはリセットがかかる。この後、シー
ケンス制御回路１１ではリセットが解除され、このリセ
ットが解除された後にクロックＣＬＫに入力されたクロ
ック信号のタイミングで、出力Ｏ1からディジタル信号
が出力され、さらに出力Ｏ2〜出力ＯN+2から順次ディジ
タル信号が出力される。出力Ｏ1からの出力信号はＳ／
Ｈ回路８に入力され、出力Ｏ2〜出力ＯN+1からのＮビッ
トの出力信号はＤ／Ａ変換器９に入力され、出力ＯN+2
からの出力信号はＲＳフリップフロップ５の入力Ｒに入
力される。
【００１８】Ｓ／Ｈ回路８には信号入力端子２からのア
ナログ信号が入力されている。Ｓ／Ｈ回路８では上記シ
ーケンス制御回路１１からの出力信号がサンプル信号と
して用いられ、上記信号入力端子２からのアナログ信号
がサンプルホールドされる。このＳ／Ｈ回路８では、サ
ンプル信号が入力されている間は信号入力端子２からの
アナログ信号と同じアナログレベルが出力される。この
アナログレベルは記憶されており、サンプル信号が入力
されない間は、信号入力端子２からのアナログ信号が入
力されなくなる直前の、記憶されているアナログレベル
が出力され続ける。このＳ／Ｈ回路８から出力されるア
ナログレベルは比較器１０に送られる。
ナログ信号が入力されている。Ｓ／Ｈ回路８では上記シ
ーケンス制御回路１１からの出力信号がサンプル信号と
して用いられ、上記信号入力端子２からのアナログ信号
がサンプルホールドされる。このＳ／Ｈ回路８では、サ
ンプル信号が入力されている間は信号入力端子２からの
アナログ信号と同じアナログレベルが出力される。この
アナログレベルは記憶されており、サンプル信号が入力
されない間は、信号入力端子２からのアナログ信号が入
力されなくなる直前の、記憶されているアナログレベル
が出力され続ける。このＳ／Ｈ回路８から出力されるア
ナログレベルは比較器１０に送られる。
【００１９】Ｄ／Ａ変換器９からは、シーケンス制御回
路１１から順次入力されるＮビットのディジタル信号に
対応するアナログレベルが出力され、このアナログレベ
ルは比較器１０に入力される。
路１１から順次入力されるＮビットのディジタル信号に
対応するアナログレベルが出力され、このアナログレベ
ルは比較器１０に入力される。
【００２０】比較器１０では、入力されるＳ／Ｈ回路８
からのアナログレベルとＤ／Ａ変換器９からのアナログ
レベルとが比較され、その大小関係に対応したディジタ
ルデータが出力される。このディジタルデータは、この
アナログ／ディジタル変換装置の外部に出力されると共
に、シーケンス制御回路１１にも入力される。
からのアナログレベルとＤ／Ａ変換器９からのアナログ
レベルとが比較され、その大小関係に対応したディジタ
ルデータが出力される。このディジタルデータは、この
アナログ／ディジタル変換装置の外部に出力されると共
に、シーケンス制御回路１１にも入力される。
【００２１】また、シーケンス制御回路１１の出力Ｏ
N+2から出力されてＲＳフリップフロップ５に入力され
るディジタル信号は変換終了信号として用いられる。こ
の変換終了信号がＲＳフリップフロップ５に入力される
と、ＲＳフリップフロップ５の出力Ｑからは信号が出力
されなくなる。上述のように、出力Ｑから電源回路６に
対して信号が出力されない場合には、電源回路６からの
Ａ／Ｄ変換部１２に対する電源供給は行われなくなる。
N+2から出力されてＲＳフリップフロップ５に入力され
るディジタル信号は変換終了信号として用いられる。こ
の変換終了信号がＲＳフリップフロップ５に入力される
と、ＲＳフリップフロップ５の出力Ｑからは信号が出力
されなくなる。上述のように、出力Ｑから電源回路６に
対して信号が出力されない場合には、電源回路６からの
Ａ／Ｄ変換部１２に対する電源供給は行われなくなる。
【００２２】次に、上述したＡ／Ｄ変換装置の全体の動
作について、図２のフローチャートを用いて説明する。
作について、図２のフローチャートを用いて説明する。
【００２３】先ず、最初の状態では、ステップＳ１に示
すようにＲＳフリップフロップ５の入力Ｓ及び出力Ｑの
値が’０’になっており、Ａ／Ｄ変換部１２内の各構成
要素には電源回路６からの電源は供給されていない。即
ち、Ａ／Ｄ変換部１２のパワーはオフ（ＯＦＦ）の状態
である。
すようにＲＳフリップフロップ５の入力Ｓ及び出力Ｑの
値が’０’になっており、Ａ／Ｄ変換部１２内の各構成
要素には電源回路６からの電源は供給されていない。即
ち、Ａ／Ｄ変換部１２のパワーはオフ（ＯＦＦ）の状態
である。
【００２４】次に、ステップＳ２でパルス発生器４が信
号入力端子１からの外部の変換指示信号を受けると、パ
ルス発生器４から一定期間パルスが出力され、このパル
スはＲＳフリップフロップ５に入力される。従って、ス
テップＳ３でＲＳフリップフロップ５の入力Ｓの値が’
１’となり、ステップＳ４でＲＳフリップフロップ５の
出力Ｑが’１’となって電源回路６に信号が出力され
る。これにより、電源回路６からＡ／Ｄ変換部１２の各
構成要素に対して電源が供給されて、ステップＳ５に示
すようにＡ／Ｄ変換部１２のパワーはオン（ＯＮ）の状
態となる。。
号入力端子１からの外部の変換指示信号を受けると、パ
ルス発生器４から一定期間パルスが出力され、このパル
スはＲＳフリップフロップ５に入力される。従って、ス
テップＳ３でＲＳフリップフロップ５の入力Ｓの値が’
１’となり、ステップＳ４でＲＳフリップフロップ５の
出力Ｑが’１’となって電源回路６に信号が出力され
る。これにより、電源回路６からＡ／Ｄ変換部１２の各
構成要素に対して電源が供給されて、ステップＳ５に示
すようにＡ／Ｄ変換部１２のパワーはオン（ＯＮ）の状
態となる。。
【００２５】また、ステップＳ６で、パルス発生器４か
ら出力されるパルスは、リセット信号としてシーケンス
制御回路１１のリセットＳＲＴに入力されてリセットＲ
ＳＴの値が’０’から’１’となり、シーケンス制御回
路１１にリセットがかかる。この後、ステップＳ７でシ
ーケンス制御回路１１のリセットＲＳＴの値が’１’か
ら’０’となってシーケンス制御回路１１のリセットが
解除される。
ら出力されるパルスは、リセット信号としてシーケンス
制御回路１１のリセットＳＲＴに入力されてリセットＲ
ＳＴの値が’０’から’１’となり、シーケンス制御回
路１１にリセットがかかる。この後、ステップＳ７でシ
ーケンス制御回路１１のリセットＲＳＴの値が’１’か
ら’０’となってシーケンス制御回路１１のリセットが
解除される。
【００２６】これにより、ステップＳ８でＡ／Ｄ変換部
１２におけるアナログ信号のディジタル信号への変換動
作が開始される。具体的には、シーケンス制御回路１１
のリセットが解除された後にシーケンス制御回路１１の
クロックＣＬＫに入力される信号入力端子３からのクロ
ック信号のタイミングで、シーケンス制御回路１１の出
力Ｏ1からＳ／Ｈ回路８に対してディジタル信号が出力
される。Ｓ／Ｈ回路８では、上記入力される信号を用い
た、信号入力端子２からのアナログ信号のサンプルホー
ルドが行われる。
１２におけるアナログ信号のディジタル信号への変換動
作が開始される。具体的には、シーケンス制御回路１１
のリセットが解除された後にシーケンス制御回路１１の
クロックＣＬＫに入力される信号入力端子３からのクロ
ック信号のタイミングで、シーケンス制御回路１１の出
力Ｏ1からＳ／Ｈ回路８に対してディジタル信号が出力
される。Ｓ／Ｈ回路８では、上記入力される信号を用い
た、信号入力端子２からのアナログ信号のサンプルホー
ルドが行われる。
【００２７】さらに、上記シーケンス制御回路１１のク
ロックＣＬＫに次に入力されるクロック信号のタイミン
グで、シーケンス制御回路１１の出力Ｏ1からの出力
は’０’となってＳ／Ｈ回路８からの出力は保持され、
これと同時に、シーケンス制御回路１１の出力Ｏ2から
Ｄ／Ａ変換器９に対してディジタル信号が出力される。
上記出力Ｏ2からのディジタル信号は、ステップＳ９に
示すようにＤ／Ａ変換器９の最上位のビット、即ちＭＳ
Ｂとして入力され、このＤ／Ａ変換器９のＭＳＢ入力
は’０’から’１’になる。
ロックＣＬＫに次に入力されるクロック信号のタイミン
グで、シーケンス制御回路１１の出力Ｏ1からの出力
は’０’となってＳ／Ｈ回路８からの出力は保持され、
これと同時に、シーケンス制御回路１１の出力Ｏ2から
Ｄ／Ａ変換器９に対してディジタル信号が出力される。
上記出力Ｏ2からのディジタル信号は、ステップＳ９に
示すようにＤ／Ａ変換器９の最上位のビット、即ちＭＳ
Ｂとして入力され、このＤ／Ａ変換器９のＭＳＢ入力
は’０’から’１’になる。
【００２８】上記Ｓ／Ｈ回路８からの出力とＤ／Ａ変換
器９のＭＳＢからの出力とは比較器１０で比較され、Ｓ
／Ｈ回路８からの出力のほうが大きいならば比較器１０
からは’１’が出力され、Ｓ／Ｈ回路８からの出力のほ
うが小さいならば’０’が出力される。この出力される
ディジタルデータは、このアナログ／ディジタル変換装
置の最上位ビット、即ちＭＳＢのデータとして外部に出
力されると共に、シーケンス制御回路１１にも入力され
て記憶される。
器９のＭＳＢからの出力とは比較器１０で比較され、Ｓ
／Ｈ回路８からの出力のほうが大きいならば比較器１０
からは’１’が出力され、Ｓ／Ｈ回路８からの出力のほ
うが小さいならば’０’が出力される。この出力される
ディジタルデータは、このアナログ／ディジタル変換装
置の最上位ビット、即ちＭＳＢのデータとして外部に出
力されると共に、シーケンス制御回路１１にも入力され
て記憶される。
【００２９】また、上記出力Ｏ2からの信号出力タイミ
ングとなったクロック信号の次にクロックＣＬＫに入力
されるクロック信号のタイミングによって、シーケンス
制御回路１１の出力Ｏ3からＤ／Ａ変換器９に対してデ
ィジタル信号が出力される。上記出力Ｏ3からのディジ
タル信号は、Ｄ／Ａ変換器９に、ＭＳＢの次のビットと
して入力され、比較器１０でＳ／Ｈ回路８からの出力と
比較された後にディジタルデータが出力される。このデ
ィジタルデータは、このＡ／Ｄ変換装置のＭＳＢの次の
データとして外部に出力されると共に、シーケンス制御
回路１１に入力されて記憶される。
ングとなったクロック信号の次にクロックＣＬＫに入力
されるクロック信号のタイミングによって、シーケンス
制御回路１１の出力Ｏ3からＤ／Ａ変換器９に対してデ
ィジタル信号が出力される。上記出力Ｏ3からのディジ
タル信号は、Ｄ／Ａ変換器９に、ＭＳＢの次のビットと
して入力され、比較器１０でＳ／Ｈ回路８からの出力と
比較された後にディジタルデータが出力される。このデ
ィジタルデータは、このＡ／Ｄ変換装置のＭＳＢの次の
データとして外部に出力されると共に、シーケンス制御
回路１１に入力されて記憶される。
【００３０】このようにして、シーケンス制御回路１１
の出力Ｏ2〜ＯN+1から順次ディジタル信号が出力され
て、Ａ／Ｄ変換処理が行われる。
の出力Ｏ2〜ＯN+1から順次ディジタル信号が出力され
て、Ａ／Ｄ変換処理が行われる。
【００３１】尚、ステップＳ１０で、出力ＯN+1から出
力されるディジタル信号が、Ｄ／Ａ変換器９の最下位ビ
ット、即ちＬＳＢに入力されてＡ／Ｄ変換処理が行われ
た後に、ステップＳ１１において、上記出力ＯN+1から
ディジタル信号が出力されるタイミングの次のクロック
信号のタイミングで、シーケンス制御回路１１の出力Ｏ
N+2からＲＳフリップフロップ５の入力Ｒに対して変換
終了信号が出力されて、Ａ／Ｄ変換部１２におけるＡ／
Ｄ変換動作が終了する。
力されるディジタル信号が、Ｄ／Ａ変換器９の最下位ビ
ット、即ちＬＳＢに入力されてＡ／Ｄ変換処理が行われ
た後に、ステップＳ１１において、上記出力ＯN+1から
ディジタル信号が出力されるタイミングの次のクロック
信号のタイミングで、シーケンス制御回路１１の出力Ｏ
N+2からＲＳフリップフロップ５の入力Ｒに対して変換
終了信号が出力されて、Ａ／Ｄ変換部１２におけるＡ／
Ｄ変換動作が終了する。
【００３２】具体的には、ステップＳ１２で上記変換終
了信号はＲＳフリップフロップ５の入力Ｒに入力されて
入力Ｒの値が’０’から’１’になり、ステップＳ１３
でＲＳフリップフロップ５の出力Ｑの値が’０’とな
る。これにより、出力Ｑから電源回路６に信号が出力さ
れなくなり、ステップＳ１４で電源回路６からＡ／Ｄ変
換部１２の各構成要素に供給されていた電源が停止す
る。この後、ステップＳ１に戻ってＲＳフリップフロッ
プ５の入力Ｓ及び出力Ｑの値は’０’となり、Ａ／Ｄ変
換部１２のパワーはオフ（ＯＦＦ）の状態となる。この
パワーオフ状態は、信号入力端子１からの変換指示信号
がパルス発生器４に入力されるまで継続される。
了信号はＲＳフリップフロップ５の入力Ｒに入力されて
入力Ｒの値が’０’から’１’になり、ステップＳ１３
でＲＳフリップフロップ５の出力Ｑの値が’０’とな
る。これにより、出力Ｑから電源回路６に信号が出力さ
れなくなり、ステップＳ１４で電源回路６からＡ／Ｄ変
換部１２の各構成要素に供給されていた電源が停止す
る。この後、ステップＳ１に戻ってＲＳフリップフロッ
プ５の入力Ｓ及び出力Ｑの値は’０’となり、Ａ／Ｄ変
換部１２のパワーはオフ（ＯＦＦ）の状態となる。この
パワーオフ状態は、信号入力端子１からの変換指示信号
がパルス発生器４に入力されるまで継続される。
【００３３】また、本発明に係るＡ／Ｄ変換装置の第２
の実施例の概略的な構成を図３に示す。
の実施例の概略的な構成を図３に示す。
【００３４】このＡ／Ｄ変換装置は、電源制御部７、Ａ
／Ｄ変換部２０、及び変換終了検出部１８から構成され
る。上記電源制御部７の構成は、上述した第１の実施例
における電源制御部７と同じ構成となっており、この電
源制御部７の動作についても第１の実施例の電源制御部
７の動作と同様であるので、電源制御部７の動作説明は
省略する。上記Ａ／Ｄ変換部２０は、基準電圧発生器１
３、アナログ比較器１４、及び論理回路１５から構成さ
れる。また、上記変換終了検出部１８は、ディジタル比
較器１６と遅延器１７とから構成される。
／Ｄ変換部２０、及び変換終了検出部１８から構成され
る。上記電源制御部７の構成は、上述した第１の実施例
における電源制御部７と同じ構成となっており、この電
源制御部７の動作についても第１の実施例の電源制御部
７の動作と同様であるので、電源制御部７の動作説明は
省略する。上記Ａ／Ｄ変換部２０は、基準電圧発生器１
３、アナログ比較器１４、及び論理回路１５から構成さ
れる。また、上記変換終了検出部１８は、ディジタル比
較器１６と遅延器１７とから構成される。
【００３５】尚、上記変換終了検出部１８は、ハードウ
ェアによる回路構成となっているが、この変換終了検出
部１８における動作をソフトウェアによって行うように
してもよい。
ェアによる回路構成となっているが、この変換終了検出
部１８における動作をソフトウェアによって行うように
してもよい。
【００３６】上記電源制御部７内のパルス発生器４に信
号入力端子１からの変換指示信号が入力されたときに
は、電源回路６からの電源が、Ａ／Ｄ変換器２０及び変
換終了検出部１８の各構成要素に対して供給される。Ａ
／Ｄ変換部２０の各構成要素に電源が供給されると、Ａ
／Ｄ変換部２０においては直ちにＡ／Ｄ変換動作が行わ
れる構成となっている。
号入力端子１からの変換指示信号が入力されたときに
は、電源回路６からの電源が、Ａ／Ｄ変換器２０及び変
換終了検出部１８の各構成要素に対して供給される。Ａ
／Ｄ変換部２０の各構成要素に電源が供給されると、Ａ
／Ｄ変換部２０においては直ちにＡ／Ｄ変換動作が行わ
れる構成となっている。
【００３７】しかし、電源供給が開始された直後は特定
の構成要素に不安定な部分が存在するので、Ａ／Ｄ変換
部２０からは正確な出力が得られない。そこで、変換終
了検出部１８において、Ａ／Ｄ変換部２０からの出力を
所定の時間間隔でサンプルし、等しい出力が続いたとき
にＡ／Ｄ変換部２０の全ての構成要素が安定して正しい
出力が得られていると判断し、出力有効信号を外部に出
力すると共に、変換終了信号をＲＳフリップフロップ５
の入力Ｒに対して出力する。尚、上記出力有効信号は、
このＡ／Ｄ変換装置から出力されるディジタルデータを
検出する際などに用いられる。
の構成要素に不安定な部分が存在するので、Ａ／Ｄ変換
部２０からは正確な出力が得られない。そこで、変換終
了検出部１８において、Ａ／Ｄ変換部２０からの出力を
所定の時間間隔でサンプルし、等しい出力が続いたとき
にＡ／Ｄ変換部２０の全ての構成要素が安定して正しい
出力が得られていると判断し、出力有効信号を外部に出
力すると共に、変換終了信号をＲＳフリップフロップ５
の入力Ｒに対して出力する。尚、上記出力有効信号は、
このＡ／Ｄ変換装置から出力されるディジタルデータを
検出する際などに用いられる。
【００３８】Ａ／Ｄ変換部２０及び変換終了検出部１８
への電源供給時には、Ａ／Ｄ変換部２０内の基準電圧発
生器１３において、ディジタル信号出力の内のＬＳＢが
変化するアナログレベルが生成される。このアナログレ
ベルはアナログ比較器１４を構成する複数の比較器に入
力される。また、このアナログ比較器１４内の複数の比
較器には、信号入力端子２から入力されるアナログ信号
が順次入力される。そして、それぞれの比較器において
上記基準電圧発生器１３からのアナログレベルと上記入
力アナログ信号のレベルとが比較され、その大小関係に
基づく１ビットのディジタルデータがそれぞれ出力され
る。これらのディジタルデータは論理回路１５に入力さ
れる。この論理回路１５では入力されたディジタルデー
タの符号化が行われ、この符号化されたディジタルデー
タは、変換終了検出部１８内のディジタル比較器１６及
び遅延器１７に出力される。
への電源供給時には、Ａ／Ｄ変換部２０内の基準電圧発
生器１３において、ディジタル信号出力の内のＬＳＢが
変化するアナログレベルが生成される。このアナログレ
ベルはアナログ比較器１４を構成する複数の比較器に入
力される。また、このアナログ比較器１４内の複数の比
較器には、信号入力端子２から入力されるアナログ信号
が順次入力される。そして、それぞれの比較器において
上記基準電圧発生器１３からのアナログレベルと上記入
力アナログ信号のレベルとが比較され、その大小関係に
基づく１ビットのディジタルデータがそれぞれ出力され
る。これらのディジタルデータは論理回路１５に入力さ
れる。この論理回路１５では入力されたディジタルデー
タの符号化が行われ、この符号化されたディジタルデー
タは、変換終了検出部１８内のディジタル比較器１６及
び遅延器１７に出力される。
【００３９】遅延器１７からは、クロック信号の入力の
前のタイミングで入力されたディジタル信号が出力され
る。このディジタル信号は、外部に出力されると共に、
ディジタル比較器１６にも送られる。このディジタル比
較器１６では、論理回路１５からのディジタル信号と遅
延器１７からのディジタル信号とが比較され、これらの
ディジタル信号が等しければディジタル比較器１６から
ＲＳフリップフロップ５の入力Ｒに対して変換終了信号
が出力される。
前のタイミングで入力されたディジタル信号が出力され
る。このディジタル信号は、外部に出力されると共に、
ディジタル比較器１６にも送られる。このディジタル比
較器１６では、論理回路１５からのディジタル信号と遅
延器１７からのディジタル信号とが比較され、これらの
ディジタル信号が等しければディジタル比較器１６から
ＲＳフリップフロップ５の入力Ｒに対して変換終了信号
が出力される。
【００４０】ＲＳフリップフロップ５では、第１の実施
例のＲＳフリップフロップ５の動作と同様の動作が行わ
れて、電源回路６からのＡ／Ｄ変換部２０及び変換終了
検出部１８に対する電源供給が停止する。
例のＲＳフリップフロップ５の動作と同様の動作が行わ
れて、電源回路６からのＡ／Ｄ変換部２０及び変換終了
検出部１８に対する電源供給が停止する。
【００４１】尚、上述した実施例においては、Ａ／Ｄ変
換部の動作を停止させるようにしてもよく、これによ
り、Ａ／Ｄ変換装置の消費電力を低下させることができ
る。
換部の動作を停止させるようにしてもよく、これによ
り、Ａ／Ｄ変換装置の消費電力を低下させることができ
る。
【００４２】また、例えばＡ／Ｄ変換装置の後段に出力
制御回路等を備える場合には、この出力制御回路に影響
を与えない程度にＡ／Ｄ変換部のパワーを落とすよう
に、Ａ／Ｄ変換部の電源制御を行うようにしてもよい。
制御回路等を備える場合には、この出力制御回路に影響
を与えない程度にＡ／Ｄ変換部のパワーを落とすよう
に、Ａ／Ｄ変換部の電源制御を行うようにしてもよい。
【００４３】また、Ａ／Ｄ変換部は、上述した第１及び
第２の実施例の構成に限定されるものではなく、例えば
外部のＣＰＵ等の制御装置によって終了検出を行うこと
により、Ａ／Ｄ変換部の電源制御が行われるような構成
にしてもよい。
第２の実施例の構成に限定されるものではなく、例えば
外部のＣＰＵ等の制御装置によって終了検出を行うこと
により、Ａ／Ｄ変換部の電源制御が行われるような構成
にしてもよい。
【００４４】
【発明の効果】以上の説明からも明らかなように、本発
明に係るアナログ／ディジタル変換装置は、入力アナロ
グ信号のディジタル信号への変換動作を行うアナログ／
ディジタル変換手段と、上記アナログ／ディジタル変換
手段の変換動作が完了したか否かを検出して変換終了信
号を出力する変換終了検出手段と、上記変換終了検出手
段からの変換終了信号を入力として、上記アナログ／デ
ィジタル変換手段の動作を停止制御する制御手段とを有
することにより、動作していない回路の電源を、動作の
必要性が生じるまで切れているようにしておくので、簡
単な構成、かつ低コストで、アナログ／ディジタル変換
装置の回路の低消費電力化を図ることができる。
明に係るアナログ／ディジタル変換装置は、入力アナロ
グ信号のディジタル信号への変換動作を行うアナログ／
ディジタル変換手段と、上記アナログ／ディジタル変換
手段の変換動作が完了したか否かを検出して変換終了信
号を出力する変換終了検出手段と、上記変換終了検出手
段からの変換終了信号を入力として、上記アナログ／デ
ィジタル変換手段の動作を停止制御する制御手段とを有
することにより、動作していない回路の電源を、動作の
必要性が生じるまで切れているようにしておくので、簡
単な構成、かつ低コストで、アナログ／ディジタル変換
装置の回路の低消費電力化を図ることができる。
【図１】本発明に係るアナログ／ディジタル変換装置の
第１の実施例の概略的な構成図である。
第１の実施例の概略的な構成図である。
【図２】図１のアナログ／ディジタル変換装置の動作の
フローチャート図である。
フローチャート図である。
【図３】本発明に係るアナログ／ディジタル変換装置の
第２の実施例の概略的な構成図である。
第２の実施例の概略的な構成図である。
４ パルス発生器 ５ ＲＳフリップフロップ ６ 電源回路 ７ 電源制御部 ８ サンプルホールド回路 ９ ディジタル／アナログ変換器 １０ 比較器 １１ シーケンス制御回路 １２ アナログ／ディジタル変換部 １４ アナログ比較器 １５ 論理回路 １６ ディジタル比較器 １７ 遅延器 １８ 変換終了検出部 ２０ アナログ／ディジタル変換部
Claims (3)
- 【請求項１】 入力アナログ信号のディジタル信号への
変換動作を行うアナログ／ディジタル変換手段と、 上記アナログ／ディジタル変換手段の変換動作が完了し
たか否かを検出して変換終了信号を出力する変換終了検
出手段と、 上記変換終了検出手段からの変換終了信号を入力とし
て、上記アナログ／ディジタル変換手段の動作を停止制
御する制御手段とを有することを特徴とするアナログ／
ディジタル変換装置。 - 【請求項２】 上記制御手段は、外部からの変換指示信
号の入力によって上記アナログ／ディジタル変換手段及
び上記変換終了検出手段に電源回路からの電源を供給
し、上記変換終了信号の入力によって上記アナログ／デ
ィジタル変換手段及び上記変換終了検出手段への上記電
源回路からの電源の供給を停止することを特徴とする請
求項１記載のアナログ／ディジタル変換装置。 - 【請求項３】 上記アナログ／ディジタル変換手段は、
逐次比較方式の構造を有し、この逐次比較方式の構造内
のシーケンス制御回路の少なくとも一部を上記変換終了
検出手段として用いることを特徴とする請求項１記載の
アナログ／ディジタル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7096631A JPH08293791A (ja) | 1995-04-21 | 1995-04-21 | アナログ／ディジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7096631A JPH08293791A (ja) | 1995-04-21 | 1995-04-21 | アナログ／ディジタル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08293791A true JPH08293791A (ja) | 1996-11-05 |
Family
ID=14170190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7096631A Pending JPH08293791A (ja) | 1995-04-21 | 1995-04-21 | アナログ／ディジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08293791A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5874911A (en) * | 1997-04-10 | 1999-02-23 | Mitsubishi Denki Kabushiki Kaisha | Analog-to-digital converting circuitry |
| US5928348A (en) * | 1997-03-19 | 1999-07-27 | Mitsubishi Denki Kabushiki Kaisha | Method of processing interrupt requests and information processing apparatus using the method |
| KR100295643B1 (ko) * | 1998-02-09 | 2001-08-07 | 김영환 | 자동파워-다운기능을갖는아날로그/디지탈변환회로 |
| WO2008047858A1 (en) * | 2006-10-18 | 2008-04-24 | Panasonic Corporation | A/d converter |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01265722A (ja) * | 1988-04-18 | 1989-10-23 | Nec Corp | アナログ・ディジタル変換器 |
| JPH05183436A (ja) * | 1991-12-27 | 1993-07-23 | Sony Corp | 集積回路装置 |
-
1995
- 1995-04-21 JP JP7096631A patent/JPH08293791A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01265722A (ja) * | 1988-04-18 | 1989-10-23 | Nec Corp | アナログ・ディジタル変換器 |
| JPH05183436A (ja) * | 1991-12-27 | 1993-07-23 | Sony Corp | 集積回路装置 |
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| US5874911A (en) * | 1997-04-10 | 1999-02-23 | Mitsubishi Denki Kabushiki Kaisha | Analog-to-digital converting circuitry |
| KR100295643B1 (ko) * | 1998-02-09 | 2001-08-07 | 김영환 | 자동파워-다운기능을갖는아날로그/디지탈변환회로 |
| WO2008047858A1 (en) * | 2006-10-18 | 2008-04-24 | Panasonic Corporation | A/d converter |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020226 |