JPH044756B2 - - Google Patents
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- JPH044756B2 JPH044756B2 JP27675486A JP27675486A JPH044756B2 JP H044756 B2 JPH044756 B2 JP H044756B2 JP 27675486 A JP27675486 A JP 27675486A JP 27675486 A JP27675486 A JP 27675486A JP H044756 B2 JPH044756 B2 JP H044756B2
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- Japan
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- oxide film
- forming
- gate
- semiconductor substrate
- drain
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Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は高速スイツチングの行える切り込み
型絶縁ゲート静電誘導トランジスタ及び高速、低
消費電力の切り込み型絶縁ゲート静電誘導トラン
ジスタ集積回路の製造方法に関する。
型絶縁ゲート静電誘導トランジスタ及び高速、低
消費電力の切り込み型絶縁ゲート静電誘導トラン
ジスタ集積回路の製造方法に関する。
（従来技術）
従来から高周波増幅や集積回路用に絶縁ゲート
型トランジスタが用いられているが、駆動能力が
小さいという欠点を有している。現在、このよう
な絶縁ゲート型トランジスタの欠点を克服し高速
化を計る手段として、短チヤネル化が積極的に進
められており、本発明者の一人から、絶縁ゲート
静電誘導トランジスタ（例えば、特願昭52−1756
号）や、切り込み型絶縁ゲート静電誘導トランジ
スタ（例えば、特願昭52−13707号）が提案され
ている。
型トランジスタが用いられているが、駆動能力が
小さいという欠点を有している。現在、このよう
な絶縁ゲート型トランジスタの欠点を克服し高速
化を計る手段として、短チヤネル化が積極的に進
められており、本発明者の一人から、絶縁ゲート
静電誘導トランジスタ（例えば、特願昭52−1756
号）や、切り込み型絶縁ゲート静電誘導トランジ
スタ（例えば、特願昭52−13707号）が提案され
ている。
絶縁ゲート静電誘導トランジスタはドレイン電
界の効果がソースにまで及ぶように設計され、半
導体・絶縁膜界面のみならず基板中をも電流が流
れるために、不飽和型電流電圧特性を有し、駆動
能力が大きいなどの特徴を持つ。特に、切り込み
型絶縁ゲート静電誘導トランジスタはチヤネルが
半導体基板の深さ方向に形成されるために、チヤ
ネル長やゲート長の制御性がよく、短チヤネル化
に適している。従つて、駆動能力が大きくでき、
また、寄生容量も減らせるために高速トランジス
タや高速、低消費電力の集積回路として勝れた性
能を発揮する。
界の効果がソースにまで及ぶように設計され、半
導体・絶縁膜界面のみならず基板中をも電流が流
れるために、不飽和型電流電圧特性を有し、駆動
能力が大きいなどの特徴を持つ。特に、切り込み
型絶縁ゲート静電誘導トランジスタはチヤネルが
半導体基板の深さ方向に形成されるために、チヤ
ネル長やゲート長の制御性がよく、短チヤネル化
に適している。従つて、駆動能力が大きくでき、
また、寄生容量も減らせるために高速トランジス
タや高速、低消費電力の集積回路として勝れた性
能を発揮する。
この切り込み型絶縁ゲート静電誘導トランジス
タの公知の製造工程の一例を第５図を参照して説
明する。
タの公知の製造工程の一例を第５図を参照して説
明する。
第５図ａドレインとして使用する半導体基板５
１上にチヤネルとなるエピタキシヤル層５２を成
長させ、熱拡散もしくはイオン注入によりチヤネ
ル不純物を導入した後、半導体基板主表面の一部
に異方性プラズマエツチング等によりＵ字型溝を
形成する。
１上にチヤネルとなるエピタキシヤル層５２を成
長させ、熱拡散もしくはイオン注入によりチヤネ
ル不純物を導入した後、半導体基板主表面の一部
に異方性プラズマエツチング等によりＵ字型溝を
形成する。
第５図ｂ通常のフオトリソグラフイ技術と選択
酸化法を用いて、フイールド酸化膜５３を形成す
るとともに、Ｕ字型溝の側壁を含んだ半導体基板
表面の一部に窓明けを行い、ゲート酸化膜５４を
形成する。
酸化法を用いて、フイールド酸化膜５３を形成す
るとともに、Ｕ字型溝の側壁を含んだ半導体基板
表面の一部に窓明けを行い、ゲート酸化膜５４を
形成する。
第５図ｃゲート電極となる多結晶シリコン５５
をＵ字型溝側壁も含み半導体基板表面全面に堆積
させ、通常のフオトリソグラフイ技術によつてＵ
字型溝側壁のゲート酸化膜上に残るようにエツチ
ングした後、熱拡散やイオン注入によりソース領
域５６を形成する。
をＵ字型溝側壁も含み半導体基板表面全面に堆積
させ、通常のフオトリソグラフイ技術によつてＵ
字型溝側壁のゲート酸化膜上に残るようにエツチ
ングした後、熱拡散やイオン注入によりソース領
域５６を形成する。
第５図ｄパツシベーシヨン膜５７をＵ字型溝側
壁も含み半導体基板表面全面に堆積してコンタク
ト孔をあけ、半導体基板反対表面にドレイン電極
５１′を、半導体基板表面にゲート電極５５′及び
ソース電極５６′をそれぞれ形成する。
壁も含み半導体基板表面全面に堆積してコンタク
ト孔をあけ、半導体基板反対表面にドレイン電極
５１′を、半導体基板表面にゲート電極５５′及び
ソース電極５６′をそれぞれ形成する。
上記のドレイン領域５１、ソース領域５６の不
純物密度はそれぞれ1018〜1021cm-3程度である。
勿論、導電型はＰ型でもＮ型でもよく、上記説明
とは逆に５１をソース領域、５６をドレイン領域
としてもよい。チヤネル領域５２の不純物密度は
1012〜1016cm-3程度であり、その導電型は前記ド
レイン領域及びソース領域と同一でも反対でもよ
く、多層構造であつてもよい。しかし、少なくと
もその動作領域の一部において、ドレイン領域か
ら拡がつた空乏層がソース領域に到達しなければ
ならず、この要求を満たすようにその不純物密度
が、Ｕ字型溝の深さとともに決定される。また、
ゲート酸化膜５４の膜厚は100〜1000Å程度に設
定され、ゲート電極には普通、多結晶シリコン等
が用いられ、1000Å〜1μm程度に設定される。こ
の図に示したような従来の切り込み型絶縁ゲート
静電誘導トランジスタは本来半導体基板に対して
深さ方向に形成されるために、成膜の制度でトラ
ンジスタの寸法を制御でき、短チヤネルの高速ト
ランジスタには非常に適している。
純物密度はそれぞれ1018〜1021cm-3程度である。
勿論、導電型はＰ型でもＮ型でもよく、上記説明
とは逆に５１をソース領域、５６をドレイン領域
としてもよい。チヤネル領域５２の不純物密度は
1012〜1016cm-3程度であり、その導電型は前記ド
レイン領域及びソース領域と同一でも反対でもよ
く、多層構造であつてもよい。しかし、少なくと
もその動作領域の一部において、ドレイン領域か
ら拡がつた空乏層がソース領域に到達しなければ
ならず、この要求を満たすようにその不純物密度
が、Ｕ字型溝の深さとともに決定される。また、
ゲート酸化膜５４の膜厚は100〜1000Å程度に設
定され、ゲート電極には普通、多結晶シリコン等
が用いられ、1000Å〜1μm程度に設定される。こ
の図に示したような従来の切り込み型絶縁ゲート
静電誘導トランジスタは本来半導体基板に対して
深さ方向に形成されるために、成膜の制度でトラ
ンジスタの寸法を制御でき、短チヤネルの高速ト
ランジスタには非常に適している。
（この発明が解決しようとする問題点）
しかし、従来の切り込み型絶縁ゲート静電誘導
トランジスタの製造方法では、通常のフオトリソ
グラフイ技術を用いているために、マスク合せの
ための余裕を必要とし、ゲート電極５５をＵ字型
溝の側壁にのみ形成することが難しかつた。
トランジスタの製造方法では、通常のフオトリソ
グラフイ技術を用いているために、マスク合せの
ための余裕を必要とし、ゲート電極５５をＵ字型
溝の側壁にのみ形成することが難しかつた。
例えば、第６図に第５図の製造工程に対応する
従来の切り込み型絶縁ゲート静電誘導トランジス
タの平面構造例を示す。同図中の６１がＵ字型溝
側壁、６２が選択酸化による窓、６３が多結晶半
導体のゲート電極であり、６４及び６５がそれぞ
れドレイン・コンクタト孔及びゲート・コンタク
ト孔、６６及び６７がそれぞれドレイン電極及び
ゲート電極である。同図中のＢ−B′断面が第５
図ｄに示されている。同図中の１b及び１cが第５
図の工程(b)及び(c)のフオトリソグラフイに対する
マスク合せ余裕であり、通常0.1〜2μm程度に設
定される。
従来の切り込み型絶縁ゲート静電誘導トランジス
タの平面構造例を示す。同図中の６１がＵ字型溝
側壁、６２が選択酸化による窓、６３が多結晶半
導体のゲート電極であり、６４及び６５がそれぞ
れドレイン・コンクタト孔及びゲート・コンタク
ト孔、６６及び６７がそれぞれドレイン電極及び
ゲート電極である。同図中のＢ−B′断面が第５
図ｄに示されている。同図中の１b及び１cが第５
図の工程(b)及び(c)のフオトリソグラフイに対する
マスク合せ余裕であり、通常0.1〜2μm程度に設
定される。
マスク合せ余裕１cが異なるトランジスタのド
レイン電流−ドレイン電圧特性の一例を第７図ａ
〜ｃに示す。この場合は、チヤネル長約0.5μm、
チヤネル不純物ドーズ量約1.5×1013cm-2、ゲート
酸化膜厚約250Åに設計されており、マスク合せ
余裕１cが(a)は0μm、(b)、(c)はそれぞれ1μm、
2μmである。同図ａの場合は不飽和型電流電圧特
性を示し、駆動能力も大きく、切り込み型絶縁ゲ
ート静電誘導トランジスタの特性がよく現われて
いるが、歩止まりが悪いという欠点を生じる。一
方、同図ｂ，ｃの場合には、マスク合せ余裕に相
当する部分が平面型トランジスタと同様の動作を
するために、実効的なチヤネル長が長くなり駆動
能力を劣化させる。
レイン電流−ドレイン電圧特性の一例を第７図ａ
〜ｃに示す。この場合は、チヤネル長約0.5μm、
チヤネル不純物ドーズ量約1.5×1013cm-2、ゲート
酸化膜厚約250Åに設計されており、マスク合せ
余裕１cが(a)は0μm、(b)、(c)はそれぞれ1μm、
2μmである。同図ａの場合は不飽和型電流電圧特
性を示し、駆動能力も大きく、切り込み型絶縁ゲ
ート静電誘導トランジスタの特性がよく現われて
いるが、歩止まりが悪いという欠点を生じる。一
方、同図ｂ，ｃの場合には、マスク合せ余裕に相
当する部分が平面型トランジスタと同様の動作を
するために、実効的なチヤネル長が長くなり駆動
能力を劣化させる。
この発明の目的は、前記の切り込み型絶縁ゲー
ト静電誘導トランジスタの製造方法の欠点を除
き、Ｕ字型溝の側壁にのみ自己整合的にゲート酸
化膜及びゲート電極を形成でき、再現性や信頼性
を高めた切り込み型絶縁ゲート静電誘導トランジ
スタの製造方法を得ようとするものである。
ト静電誘導トランジスタの製造方法の欠点を除
き、Ｕ字型溝の側壁にのみ自己整合的にゲート酸
化膜及びゲート電極を形成でき、再現性や信頼性
を高めた切り込み型絶縁ゲート静電誘導トランジ
スタの製造方法を得ようとするものである。
（問題を解決するための手段）
この発明の切り込み型絶縁ゲート静電誘導トラ
ンジスタおよびその集積回路の製造方法において
は、ドレインまたはソースとなる半導体基板の表
面にＵ字型溝を形成する異方性エツチング工程、
フオトリソグラフイ技術と選択酸化法を用いて、
上記Ｕ字型溝側壁を含む半導体基板表面の所定位
置にフイールド酸化膜及びゲート酸化膜を形成す
る工程、上記Ｕ字型溝側壁のゲート酸化膜上にゲ
ート電極を形成する工程、上記半導体基板表面に
ソースまたはドレイン領域を形成する工程、ドレ
イン、ゲート電極を上記半導体基板の表面に、ま
た、ソース電極を単体トランジスタにおいては上
記半導体基板の反対表面に、集積回路ではその表
面に、それぞれ所定の位置に形成する工程からな
る切り込み型絶縁ゲート静電誘導トランジスタの
製造方法において、上記フイールド酸化膜とゲー
ト酸化膜を形成する工程が、選択酸化のマスク材
を上記Ｕ字型溝側壁を含む上記半導体基板表面全
面に堆積させる工程、後にゲート酸化膜を形成さ
せる上記Ｕ字型溝側壁の部分、及びこれと僅かの
間〓を有するソースまたはドレインとなる領域を
除いて上記マスク材を除去する工程、上記残され
たマスク材をマスクとして選択酸化法によつてフ
イールド酸化膜を形成する工程、上記マスク材を
除去し、上記選択酸化により窓あけされた部分に
ゲート酸化膜を形成する工程からなることを特徴
とする。
ンジスタおよびその集積回路の製造方法において
は、ドレインまたはソースとなる半導体基板の表
面にＵ字型溝を形成する異方性エツチング工程、
フオトリソグラフイ技術と選択酸化法を用いて、
上記Ｕ字型溝側壁を含む半導体基板表面の所定位
置にフイールド酸化膜及びゲート酸化膜を形成す
る工程、上記Ｕ字型溝側壁のゲート酸化膜上にゲ
ート電極を形成する工程、上記半導体基板表面に
ソースまたはドレイン領域を形成する工程、ドレ
イン、ゲート電極を上記半導体基板の表面に、ま
た、ソース電極を単体トランジスタにおいては上
記半導体基板の反対表面に、集積回路ではその表
面に、それぞれ所定の位置に形成する工程からな
る切り込み型絶縁ゲート静電誘導トランジスタの
製造方法において、上記フイールド酸化膜とゲー
ト酸化膜を形成する工程が、選択酸化のマスク材
を上記Ｕ字型溝側壁を含む上記半導体基板表面全
面に堆積させる工程、後にゲート酸化膜を形成さ
せる上記Ｕ字型溝側壁の部分、及びこれと僅かの
間〓を有するソースまたはドレインとなる領域を
除いて上記マスク材を除去する工程、上記残され
たマスク材をマスクとして選択酸化法によつてフ
イールド酸化膜を形成する工程、上記マスク材を
除去し、上記選択酸化により窓あけされた部分に
ゲート酸化膜を形成する工程からなることを特徴
とする。
さらに、前記選択酸化のマスク材の形成方法と
して、マスク材にシリコン窒化膜を用い、該シリ
コン窒化膜上に堆積された多結晶シリコン膜を異
方性エツチングによつて前記Ｕ字型溝の側壁に自
己整合的に残し、これをマスクとして前記シリコ
ン窒化膜のマスクを形成する工程を有することを
特徴とする。
して、マスク材にシリコン窒化膜を用い、該シリ
コン窒化膜上に堆積された多結晶シリコン膜を異
方性エツチングによつて前記Ｕ字型溝の側壁に自
己整合的に残し、これをマスクとして前記シリコ
ン窒化膜のマスクを形成する工程を有することを
特徴とする。
これによつてマスク合せ工程等のバラツキに影
響されることなく、ゲート酸化膜及びゲート電極
を形成でき、再現性や信頼性を向上させることが
出来る。
響されることなく、ゲート酸化膜及びゲート電極
を形成でき、再現性や信頼性を向上させることが
出来る。
（実施例）
以下この発明を実施例によつて詳細に説明す
る。
る。
第１図は、この発明の切り込み型絶縁ゲート静
電誘導の製造工程の一実施例を示す。
電誘導の製造工程の一実施例を示す。
第１図ａドレインとして使用する半導体基板１
１上にチヤネルとなるエピタキシヤル層１２を成
長させ、熱拡散もしくはイオン注入によりチヤネ
ル不純物を導入した後、半導体基板主表面の一部
に異方性プラズマエツチング等によりＵ字型溝を
形成する。
１上にチヤネルとなるエピタキシヤル層１２を成
長させ、熱拡散もしくはイオン注入によりチヤネ
ル不純物を導入した後、半導体基板主表面の一部
に異方性プラズマエツチング等によりＵ字型溝を
形成する。
同図ｂ選択酸化のマスク材１３をＵ字型溝側壁
も含み半導体基板表面全面に堆積させ、通常のフ
オトリソグラフイ技術と異方性プラズマエツチン
グを組み合わせることによつて、半導体基板主表
面のソースとする領域とＵ字型溝側壁のゲートと
する領域にマスク材を残す。
も含み半導体基板表面全面に堆積させ、通常のフ
オトリソグラフイ技術と異方性プラズマエツチン
グを組み合わせることによつて、半導体基板主表
面のソースとする領域とＵ字型溝側壁のゲートと
する領域にマスク材を残す。
同図ｃ選択酸化法を用いて、フイールド酸化膜
１５を形成するとともに、半導体基板主表面のソ
ースとする領域とＵ字型溝側壁のゲートとする領
域に窓開けを行い、ゲート酸化膜１４を形成す
る。
１５を形成するとともに、半導体基板主表面のソ
ースとする領域とＵ字型溝側壁のゲートとする領
域に窓開けを行い、ゲート酸化膜１４を形成す
る。
同図ｄゲート電極となる多結晶シリコン１６を
Ｕ字型溝側壁も含み半導体基板表面全体に堆積さ
せ、通常のフオトリソグラフイ技術によつてＵ字
型溝側壁のゲート酸化膜１４上に残るようにエツ
チングした後、熱拡散やイオン注入によりソース
領域１７を形成する。
Ｕ字型溝側壁も含み半導体基板表面全体に堆積さ
せ、通常のフオトリソグラフイ技術によつてＵ字
型溝側壁のゲート酸化膜１４上に残るようにエツ
チングした後、熱拡散やイオン注入によりソース
領域１７を形成する。
同図ｅパツシベーシヨン膜１８をＵ字型溝側壁
も含み半導体基板表面全面に堆積してコンタクト
孔をあけ、半導体基板反対表面にドレイン電極１
１′を、半導体基板表面にゲート電極１６′及びソ
ース電極１７′をそれぞれ形成する。
も含み半導体基板表面全面に堆積してコンタクト
孔をあけ、半導体基板反対表面にドレイン電極１
１′を、半導体基板表面にゲート電極１６′及びソ
ース電極１７′をそれぞれ形成する。
このとき、ドレイン領域１１、ソース領域１７
の不純物密度はそれぞれ1018〜1021cm-3程度であ
る。勿論、導電型はＰ型でもＮ型でもよく、１１
をソース領域、１７をドレイン領域としてもよ
い。チヤネル領域１２の不純物密度は1012〜1016
cm-3程度であり、その導電型は前記のドレイン領
域１１及びソース領域１７と同一でも反対でも差
し支えなく、多層構造になつていてもよい。しか
し、少なくともその作動領域の一部において、ド
レイン領域から拡がつた空乏層がソース領域に到
達するようにその不純物密度がＵ字型溝の深さと
ともに決定される。また、ゲート酸化膜１４の膜
厚は100〜1000Å程度に設定される。
の不純物密度はそれぞれ1018〜1021cm-3程度であ
る。勿論、導電型はＰ型でもＮ型でもよく、１１
をソース領域、１７をドレイン領域としてもよ
い。チヤネル領域１２の不純物密度は1012〜1016
cm-3程度であり、その導電型は前記のドレイン領
域１１及びソース領域１７と同一でも反対でも差
し支えなく、多層構造になつていてもよい。しか
し、少なくともその作動領域の一部において、ド
レイン領域から拡がつた空乏層がソース領域に到
達するようにその不純物密度がＵ字型溝の深さと
ともに決定される。また、ゲート酸化膜１４の膜
厚は100〜1000Å程度に設定される。
この製造工程によれば、素子の特性に最も影響
を与えるゲート酸化膜をＵ字型溝側壁にのみ自己
整合的に形成できるため、再現性、信頼性よく、
第７図ａのような素子特性を持つた切り込み絶縁
ゲート静電誘導トランジスタを得ることができ
る。
を与えるゲート酸化膜をＵ字型溝側壁にのみ自己
整合的に形成できるため、再現性、信頼性よく、
第７図ａのような素子特性を持つた切り込み絶縁
ゲート静電誘導トランジスタを得ることができ
る。
第２図に第１図ｂに示すマスク材１３の形成工
程をさらに詳細に示す。
程をさらに詳細に示す。
第２図ａドレインとして使用する半導体基板２
１上にチヤネルとなるエピタキシヤル層２２を成
長させ、熱拡散もしくはイオン注入によりチヤネ
ル不純物を導入した後、半導体基板表面の一部に
異方性プラズマエツチング等によりＵ字型溝を形
成する。
１上にチヤネルとなるエピタキシヤル層２２を成
長させ、熱拡散もしくはイオン注入によりチヤネ
ル不純物を導入した後、半導体基板表面の一部に
異方性プラズマエツチング等によりＵ字型溝を形
成する。
同図ｂ選択酸化のマスク材となるシリコン窒化
膜２３と、シリコン窒化膜２３をパターンする際
のマスク材となる多結晶シリコン２４を連続して
CVD法等を用いてＵ字型溝側壁も含み半導体基
板表面全面に堆積させる。
膜２３と、シリコン窒化膜２３をパターンする際
のマスク材となる多結晶シリコン２４を連続して
CVD法等を用いてＵ字型溝側壁も含み半導体基
板表面全面に堆積させる。
同図ｃ通常のフオトリソグラフイ技術と異方性
プラズマエツチングを組み合わせることによつ
て、半導体基板主表面のソースとする領域とＵ字
型溝側壁のゲートとする領域に多結晶シリコン２
４を残す。多結晶シリコン２４の異方性プラズマ
エツチングは例えばPCl3を用いて0.1Torr程度の
ガス圧で可能である。
プラズマエツチングを組み合わせることによつ
て、半導体基板主表面のソースとする領域とＵ字
型溝側壁のゲートとする領域に多結晶シリコン２
４を残す。多結晶シリコン２４の異方性プラズマ
エツチングは例えばPCl3を用いて0.1Torr程度の
ガス圧で可能である。
同図ｄ多結晶半導体２４をマスク材として選択
酸化のマスク材となるシリコン窒化膜２３をエツ
チングする。
酸化のマスク材となるシリコン窒化膜２３をエツ
チングする。
このような工程により、選択酸化のマスク材で
あるシリコン窒化膜を自己整合的にＵ字型側壁に
のみ形成できる。もちろん、シリコン窒化膜を直
接異方性エツチングすることも可能であるが、こ
の方法によれば、シリコン窒化膜のエツチングを
リン酸ボイル等のウエツトエツチングで行うこと
ができ、ダメージの入らないエツチングを行うこ
とが出来る。
あるシリコン窒化膜を自己整合的にＵ字型側壁に
のみ形成できる。もちろん、シリコン窒化膜を直
接異方性エツチングすることも可能であるが、こ
の方法によれば、シリコン窒化膜のエツチングを
リン酸ボイル等のウエツトエツチングで行うこと
ができ、ダメージの入らないエツチングを行うこ
とが出来る。
第１図、第２図の製造工程に対応する切り込み
型絶縁ゲート静電誘導トランジスタの平面構造の
一例を第３図に示す。同図中、３１はＵ字型溝側
壁、３２は素子領域となる選択酸化による窓、３
３は多結晶半導体のゲート電極、３４及び３５は
それぞれドレイン・コンタクト孔及びゲート・コ
ンタクト孔であり、３６及び３７がそれぞれドレ
イン電極及びゲート電極である。同図中のＡ−
A′断面が第１図ｅに示されている。同図中のIdが
第１図示の工程(d)フオトリソグラフイに対するマ
スク合せ余裕であり、通常0.1μm〜2μm程度に設
定されるが、この部分は厚いフイールド酸化膜で
あるため、ゲート電極と重なつていても素子特性
には大きな影響を及ぼさない。
型絶縁ゲート静電誘導トランジスタの平面構造の
一例を第３図に示す。同図中、３１はＵ字型溝側
壁、３２は素子領域となる選択酸化による窓、３
３は多結晶半導体のゲート電極、３４及び３５は
それぞれドレイン・コンタクト孔及びゲート・コ
ンタクト孔であり、３６及び３７がそれぞれドレ
イン電極及びゲート電極である。同図中のＡ−
A′断面が第１図ｅに示されている。同図中のIdが
第１図示の工程(d)フオトリソグラフイに対するマ
スク合せ余裕であり、通常0.1μm〜2μm程度に設
定されるが、この部分は厚いフイールド酸化膜で
あるため、ゲート電極と重なつていても素子特性
には大きな影響を及ぼさない。
この切り込み型絶縁ゲート静電誘導トランジス
タを相補型絶縁ゲート集積回路に応用した場合の
１ゲートの断面構造の一例を第４図に示す。同図
中の４０は半導体基板であり、その主表面の一部
にＵ字型の溝が設けられている。また４１はN+
ドレイン領域、４２はP+ドレイン領域、４３は
N+ソース領域、４４はP+ソース領域で、それぞ
れ1018〜1021cm-3程度の不純物密度を有する。４
５はＰチヤネル領域、４６はＮチヤネル領域でそ
れぞれ1012〜1016cm-3程度の不純物密度を有し、
少なくともその動作領域の一部において前記ドレ
イン領域から拡がつた空乏層が前記ソース領域に
到達するようにその不純物密度が前記Ｕ字型溝の
深さとともに決定される。４７は酸化膜等のゲー
ト絶縁膜で、100〜1000Å程度の膜厚を有し、４
７′はゲート電極、４８はフイールド酸化膜であ
る。また、４９はＰチヤネルとＮチヤネルを分離
するためのＰウエルである。ゲート電極４７′が
論理入力、ドレイン電極４１′，４２′が論理出力
であり、ソース電極は図示されていないが紙面垂
直方向にずれた部分の半導体基板表面に形成さ
れ、電源電圧が加えられる。
タを相補型絶縁ゲート集積回路に応用した場合の
１ゲートの断面構造の一例を第４図に示す。同図
中の４０は半導体基板であり、その主表面の一部
にＵ字型の溝が設けられている。また４１はN+
ドレイン領域、４２はP+ドレイン領域、４３は
N+ソース領域、４４はP+ソース領域で、それぞ
れ1018〜1021cm-3程度の不純物密度を有する。４
５はＰチヤネル領域、４６はＮチヤネル領域でそ
れぞれ1012〜1016cm-3程度の不純物密度を有し、
少なくともその動作領域の一部において前記ドレ
イン領域から拡がつた空乏層が前記ソース領域に
到達するようにその不純物密度が前記Ｕ字型溝の
深さとともに決定される。４７は酸化膜等のゲー
ト絶縁膜で、100〜1000Å程度の膜厚を有し、４
７′はゲート電極、４８はフイールド酸化膜であ
る。また、４９はＰチヤネルとＮチヤネルを分離
するためのＰウエルである。ゲート電極４７′が
論理入力、ドレイン電極４１′，４２′が論理出力
であり、ソース電極は図示されていないが紙面垂
直方向にずれた部分の半導体基板表面に形成さ
れ、電源電圧が加えられる。
このような集積回路においても、基板側の構造
を除いては第１図に示した製造工程とほぼ同様に
製造でき、再現性、信頼性よく高速かつ低消費電
力の相補型絶縁ゲート集積回路を提供することが
できる。例えば、第４図に示した相補型絶縁ゲー
ト集積回路のリング発振器で430psecの伝播遅延
時間が10mWの消費電力のときに得られている。
を除いては第１図に示した製造工程とほぼ同様に
製造でき、再現性、信頼性よく高速かつ低消費電
力の相補型絶縁ゲート集積回路を提供することが
できる。例えば、第４図に示した相補型絶縁ゲー
ト集積回路のリング発振器で430psecの伝播遅延
時間が10mWの消費電力のときに得られている。
（発明の効果）
上記のように、この発明によれば、従来の切り
込み型絶縁ゲート静電誘導トランジスタの製造工
程の欠点を改良し、Ｕ字型溝の側壁にのみ自己整
合的にゲート酸化膜及びゲート電極を形成するこ
とができ、したがつて、高速スイツチングの行え
る切り込み型絶縁ゲート静電誘導トランジスタや
高速・低消費電力の切り込み型絶縁ゲート静電誘
導トランジスタ集積回路を再現性、信頼性よく製
造することができ、その工業的価値は極めて大き
いものである。
込み型絶縁ゲート静電誘導トランジスタの製造工
程の欠点を改良し、Ｕ字型溝の側壁にのみ自己整
合的にゲート酸化膜及びゲート電極を形成するこ
とができ、したがつて、高速スイツチングの行え
る切り込み型絶縁ゲート静電誘導トランジスタや
高速・低消費電力の切り込み型絶縁ゲート静電誘
導トランジスタ集積回路を再現性、信頼性よく製
造することができ、その工業的価値は極めて大き
いものである。
第１図はこの発明の切り込み型絶縁ゲート静電
誘導トランジスタの製造方法の１実施例を示す製
造工程の説明図、第２図はそのマスク材形成工程
の詳細説明図、第３図はこの発明の切り込み型絶
縁ゲート静電誘導トランジスタの平面構造を示す
平面図、第４図はこの発明の切り込み型絶縁ゲー
ト静電誘導トランジスタ集積回路の一実施例を示
す断面図、第５図は従来の切り込み型絶縁ゲート
静電誘導トランジスタの製造方法の１例を示す製
造工程の説明図、第６図はその切り込み型絶縁ゲ
ート静電誘導トランジスタの平面構造を示す平面
図、第７図は従来の切り込み型絶縁ゲート静電誘
導トランジスタのドレイン電流−ドレイン電圧特
性の一例を示す特性図である。 １１，２１，４０，５１：半導体基板（ドレイ
ン領域）、１２，２２，４５，４６，５２：チヤ
ネル領域、１３，２３，２４：マスク材、１５，
４８，５３：フイールド酸化膜、１４，４７，５
４：ゲート絶縁膜、１６，３３，５５：ゲート電
極、１１′，３６，５１′：ドレイン電極、１７，
４３，４４，５６：ソース領域、１７′，５６′：
ソース電極、１８，５７：パツシベーシヨン膜、
３１：Ｕ字型溝側壁、３２：素子領域窓、４９：
分離層。
誘導トランジスタの製造方法の１実施例を示す製
造工程の説明図、第２図はそのマスク材形成工程
の詳細説明図、第３図はこの発明の切り込み型絶
縁ゲート静電誘導トランジスタの平面構造を示す
平面図、第４図はこの発明の切り込み型絶縁ゲー
ト静電誘導トランジスタ集積回路の一実施例を示
す断面図、第５図は従来の切り込み型絶縁ゲート
静電誘導トランジスタの製造方法の１例を示す製
造工程の説明図、第６図はその切り込み型絶縁ゲ
ート静電誘導トランジスタの平面構造を示す平面
図、第７図は従来の切り込み型絶縁ゲート静電誘
導トランジスタのドレイン電流−ドレイン電圧特
性の一例を示す特性図である。 １１，２１，４０，５１：半導体基板（ドレイ
ン領域）、１２，２２，４５，４６，５２：チヤ
ネル領域、１３，２３，２４：マスク材、１５，
４８，５３：フイールド酸化膜、１４，４７，５
４：ゲート絶縁膜、１６，３３，５５：ゲート電
極、１１′，３６，５１′：ドレイン電極、１７，
４３，４４，５６：ソース領域、１７′，５６′：
ソース電極、１８，５７：パツシベーシヨン膜、
３１：Ｕ字型溝側壁、３２：素子領域窓、４９：
分離層。
Claims (1)
- 【特許請求の範囲】 １ ドレインまたはソースとなる半導体基板の表
面にＵ字型溝を形成する異方性エツチング工程、
フオトリソグラフイ技術と選択酸化法を用いて、
上記Ｕ字型溝側壁を含む半導体基板表面の所定位
置にフイールド酸化膜及びゲート酸化膜を形成す
る工程、上記Ｕ字型溝側壁のゲート酸化膜上にゲ
ート電極を形成する工程、上記半導体基板表面に
ソースまたはドレイン領域を形成する工程、ドレ
イン、ゲート及びソース電極をそれぞれ所定の位
置に形成する工程からなる切り込み型絶縁ゲート
静電誘導トランジスタの製造方法において、 上記フイールド酸化膜とゲート酸化膜を形成す
る工程が、選択酸化のマスク材を上記Ｕ字型溝側
壁を含む上記半導体基板表面全面に堆積させる工
程、後にゲート酸化膜を形成させる上記Ｕ字型溝
側壁の部分、及びこれと僅かの間〓を有するソー
スまたはドレインとなる領域を除いて上記マスク
材を除去する工程、上記残されたマスク材をマス
クとして選択酸化法によつてフイールド酸化膜を
形成する工程、上記マスク材を除去し、上記選択
酸化により窓あけされた部分にゲート酸化膜を形
成する工程からなることを特徴とする製造方法。 ２ 上記選択酸化のマスク材としてシリコン窒化
膜を用い、該シリコン窒化膜上に堆積された多結
晶シリコン膜を異方性エツチングによつて、上記
Ｕ字型溝の側壁に自己整合的に残し、これをマス
クとして上記シリコン窒化膜のマスクを形成する
工程を含むことを特徴とする特許請求の範囲第１
項の切り込み型絶縁ゲート静電誘導トランジスタ
の製造方法。 ３ 半導体基板上に多数の切り込み型絶縁ゲート
静電誘導トランジスタを上記方法により集積形成
することを特徴とする特許請求の範囲第１項或は
第２項の切り込み型絶縁ゲート静電誘導トランジ
スタの製造方法。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27675486A JPS63131583A (ja) | 1986-11-21 | 1986-11-21 | 切り込み型絶縁ゲ−ト静電誘導トランジスタの製造方法 |
| DE3752273T DE3752273T2 (de) | 1986-11-19 | 1987-11-10 | Statische Induktionstransistoren mit isoliertem Gatter in einer eingeschnittenen Stufe und Verfahren zu deren Herstellung |
| EP95114168A EP0690513B1 (en) | 1986-11-19 | 1987-11-10 | Step-cut insulated gate static induction transistors and method of manufacturing the same |
| EP87310185A EP0268472B1 (en) | 1986-11-19 | 1987-11-18 | Step-cut insulated gate static induction transistors and method of manufacturing the same |
| DE3752255T DE3752255T2 (de) | 1986-11-19 | 1987-11-18 | Statische Induktiontransistoren mit isoliertem Gatter in einer eingeschnittenen Stufe und Verfahren zu deren Herstellung |
| EP92101661A EP0481965B1 (en) | 1986-11-19 | 1987-11-18 | Method of manufacturing step-cut insulated gate static induction transistors |
| DE3752215T DE3752215T2 (de) | 1986-11-19 | 1987-11-18 | Verfahren zur Herstellung der Statischen Induktionstransistoren mit isoliertem Gatter in einer eingeschnitteten Stufe |
| DE87310185T DE3789003T2 (de) | 1986-11-19 | 1987-11-18 | Statische Induktionstransistoren mit isoliertem Gatter in einer eingeschnittenen Stufe und Verfahren zu deren Herstellung. |
| EP93101675A EP0547030B1 (en) | 1986-11-19 | 1987-11-18 | Step-cut insulated gate static induction transistors and method of manufacturing the same |
| US07/752,934 US5115287A (en) | 1986-11-19 | 1991-08-30 | Step-cut insulated gate static induction transistors and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27675486A JPS63131583A (ja) | 1986-11-21 | 1986-11-21 | 切り込み型絶縁ゲ−ト静電誘導トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63131583A JPS63131583A (ja) | 1988-06-03 |
| JPH044756B2 true JPH044756B2 (ja) | 1992-01-29 |
Family
ID=17573875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27675486A Granted JPS63131583A (ja) | 1986-11-19 | 1986-11-21 | 切り込み型絶縁ゲ−ト静電誘導トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63131583A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821716B2 (ja) * | 1991-09-24 | 1996-03-04 | 株式会社小電力高速通信研究所 | 切り込み型絶縁ゲート静電誘導トランジスタの製造方法 |
-
1986
- 1986-11-21 JP JP27675486A patent/JPS63131583A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63131583A (ja) | 1988-06-03 |
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Legal Events
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