JPH0821716B2 - 切り込み型絶縁ゲート静電誘導トランジスタの製造方法 - Google Patents
切り込み型絶縁ゲート静電誘導トランジスタの製造方法Info
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- JPH0821716B2 JPH0821716B2 JP3243140A JP24314091A JPH0821716B2 JP H0821716 B2 JPH0821716 B2 JP H0821716B2 JP 3243140 A JP3243140 A JP 3243140A JP 24314091 A JP24314091 A JP 24314091A JP H0821716 B2 JPH0821716 B2 JP H0821716B2
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- 230000006698 induction Effects 0.000 title claims description 14
- 230000003068 static effect Effects 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 title description 8
- 239000000758 substrate Substances 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 4
- 238000005036 potential barrier Methods 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000009835 boiling Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Landscapes
- Formation Of Insulating Films (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の製造方法に
関するもので、特に高速・低消費電力で動作する切り込
み型絶縁ゲート静電誘導トランジスタの製造方法の改良
に関する。
関するもので、特に高速・低消費電力で動作する切り込
み型絶縁ゲート静電誘導トランジスタの製造方法の改良
に関する。
【０００２】
【従来の技術】本発明者の一人から、高速スイッチング
や、高速・低消費電力集積回路用の素子として優れた性
能を発揮する切り込み型絶縁ゲート静電誘導トランジス
タ（例えば、特願昭５２−１３７０７号）が提案されて
いる。
や、高速・低消費電力集積回路用の素子として優れた性
能を発揮する切り込み型絶縁ゲート静電誘導トランジス
タ（例えば、特願昭５２−１３７０７号）が提案されて
いる。
【０００３】切り込み型絶縁ゲート静電誘導トランジス
タはドレイン電界の効果がソースにまで及ぶように設計
され、半導体・絶縁膜界面のみならず基板中をも電流が
流れるために不飽和型電流電圧特性を有し、駆動能力が
大きいなどの特徴を持つだけでなく、チャネルが半導体
基板の深さ方向に形成されるためにチャネル長やゲート
長の制御性が良く、短チャネル化に適している。
タはドレイン電界の効果がソースにまで及ぶように設計
され、半導体・絶縁膜界面のみならず基板中をも電流が
流れるために不飽和型電流電圧特性を有し、駆動能力が
大きいなどの特徴を持つだけでなく、チャネルが半導体
基板の深さ方向に形成されるためにチャネル長やゲート
長の制御性が良く、短チャネル化に適している。
【０００４】この切り込み型絶縁ゲート静電誘導トラン
ジスタの公知の構造を図２を参照して説明する。図２が
平面パターンである。シリコン基板に設けられたＵ字型
の溝の側壁１０にまたがるようにして、多結晶シリコン
のゲート電極１２が設けられている。領域１４がＵ字型
の溝の底部に接するｎ型で高不純物密度のソース領域、
領域１５がＵ字型の溝の上部に接するｎ型で高不純物密
度のドレイン領域をそれぞれ表している。領域１２´，
１４´及び１５´はそれぞれの領域のコンタクト開口部
を表している。
ジスタの公知の構造を図２を参照して説明する。図２が
平面パターンである。シリコン基板に設けられたＵ字型
の溝の側壁１０にまたがるようにして、多結晶シリコン
のゲート電極１２が設けられている。領域１４がＵ字型
の溝の底部に接するｎ型で高不純物密度のソース領域、
領域１５がＵ字型の溝の上部に接するｎ型で高不純物密
度のドレイン領域をそれぞれ表している。領域１２´，
１４´及び１５´はそれぞれの領域のコンタクト開口部
を表している。
【０００５】図中の破線Ａ−Ａ´に於ける断面構造が図
３である。チャネルとなる高抵抗のシリコン基板２０の
一主表面にＵ字型の溝２０´が設けられ、その溝２０´
の側壁には薄いゲート絶縁膜２１を介して多結晶シリコ
ンのゲート電極１２が形成されている。Ｕ字型の溝２０
´の底部に接する領域１４がｎ型で高不純物密度のソー
ス領域、Ｕ字型の溝２０´の上部に接する領域１５がｎ
型で高不純物密度のドレイン領域である。チャネルの導
電型は一方の導電型でも他方の導電型でもかまわない
が、少なくとも動作状態の一部において確実に空乏化す
べくその不純物密度が決定されている。このような動作
状態に於いては、ソース前面のチャネル中に電位障壁が
形成され、この電位障壁の高さによってキャリアの量が
制御されるので、ドレイン電流はゲート電圧のみならず
ドレイン電圧に対しても指数関数的に変化する。この電
位障壁は必ずしもシリコン基板２０とゲート絶縁膜２１
の界面に形成する必要はなく、シリコン基板２０の内部
に形成すれば良いから大きな駆動能力を得ることができ
る。
３である。チャネルとなる高抵抗のシリコン基板２０の
一主表面にＵ字型の溝２０´が設けられ、その溝２０´
の側壁には薄いゲート絶縁膜２１を介して多結晶シリコ
ンのゲート電極１２が形成されている。Ｕ字型の溝２０
´の底部に接する領域１４がｎ型で高不純物密度のソー
ス領域、Ｕ字型の溝２０´の上部に接する領域１５がｎ
型で高不純物密度のドレイン領域である。チャネルの導
電型は一方の導電型でも他方の導電型でもかまわない
が、少なくとも動作状態の一部において確実に空乏化す
べくその不純物密度が決定されている。このような動作
状態に於いては、ソース前面のチャネル中に電位障壁が
形成され、この電位障壁の高さによってキャリアの量が
制御されるので、ドレイン電流はゲート電圧のみならず
ドレイン電圧に対しても指数関数的に変化する。この電
位障壁は必ずしもシリコン基板２０とゲート絶縁膜２１
の界面に形成する必要はなく、シリコン基板２０の内部
に形成すれば良いから大きな駆動能力を得ることができ
る。
【０００６】従来の切り込み型絶縁ゲート静電誘導トラ
ンジスタのスイッチング時間と消費電力の関係（ｐ−τ
積）のＵ字型の溝２０´の深さに対する依存性を図５に
示す。図５において、ＡがＵ字型の溝２０´の深さ０．
８μｍの場合、ＢがＵ字型の溝２０´の深さ０．９μｍ
の場合である。Ｕ字型の溝２０´の深さが減少するに従
って、ｐ−τ積が改善されていることがわかる。Ｕ字型
の溝２０´の深さが０．５μｍのトランジスタに於いて
は既に４９ｐｓｅｃ／ｇａｔｅのスイッチング時間が消
費電力７ｍＷ／ｇａｔｅの時に得られている。（Ｊ．Ｎ
ishizawa et.al.ＩＥＥＥ Ｔran.on Ｅlectron Ｄ
evices, Ｖol. ＥＤ−３７，Ｎo.８，ＰＰ．１８７７〜
１８３３（１９９０））
ンジスタのスイッチング時間と消費電力の関係（ｐ−τ
積）のＵ字型の溝２０´の深さに対する依存性を図５に
示す。図５において、ＡがＵ字型の溝２０´の深さ０．
８μｍの場合、ＢがＵ字型の溝２０´の深さ０．９μｍ
の場合である。Ｕ字型の溝２０´の深さが減少するに従
って、ｐ−τ積が改善されていることがわかる。Ｕ字型
の溝２０´の深さが０．５μｍのトランジスタに於いて
は既に４９ｐｓｅｃ／ｇａｔｅのスイッチング時間が消
費電力７ｍＷ／ｇａｔｅの時に得られている。（Ｊ．Ｎ
ishizawa et.al.ＩＥＥＥ Ｔran.on Ｅlectron Ｄ
evices, Ｖol. ＥＤ−３７，Ｎo.８，ＰＰ．１８７７〜
１８３３（１９９０））
【０００７】
【発明が解決しようとする課題】このようにＵ字型の溝
２０´の深さを浅くすれば特性が改善されることは明ら
かであるが、Ｕ字型の溝２０´を浅くするのにあたって
は次のような問題点があった。図４が前述の図２の破線
Ｂ−Ｂ´に於ける断面構造図である。高抵抗のシリコン
基板２０の一主表面にＵ字型の溝２０´が設けられ、厚
いフィールド酸化膜３１に覆われたＵ字型の溝２０´の
側壁部分にゲートパッドと接続するための多結晶シリコ
ンのゲート電極１２が形成されている。選択酸化によっ
て形成するフィールド酸化膜３１の厚さに対してＵ字型
の溝２０´の深さが深い場合には問題無いが、Ｕ字型の
溝２０´が浅くなってくるにしたがって同図のＣで示し
たＵ字型の溝２０´の側壁の垂直部分が減少する。する
と、ゲート電極１２の多結晶シリコンは異方性エッチン
グで形成するために十分な膜厚が確保できなくなり、ひ
どい場合にはこの部分に於いて多結晶シリコンの剥離、
断線が生じて歩留まりの低下につながる。通常は約５０
０ｎｍ程度のフィールド酸化膜厚を用いるので、Ｕ字型
の溝２０´の深さが０．５μｍ以下になって来るとこの
問題は無視出来ない。
２０´の深さを浅くすれば特性が改善されることは明ら
かであるが、Ｕ字型の溝２０´を浅くするのにあたって
は次のような問題点があった。図４が前述の図２の破線
Ｂ−Ｂ´に於ける断面構造図である。高抵抗のシリコン
基板２０の一主表面にＵ字型の溝２０´が設けられ、厚
いフィールド酸化膜３１に覆われたＵ字型の溝２０´の
側壁部分にゲートパッドと接続するための多結晶シリコ
ンのゲート電極１２が形成されている。選択酸化によっ
て形成するフィールド酸化膜３１の厚さに対してＵ字型
の溝２０´の深さが深い場合には問題無いが、Ｕ字型の
溝２０´が浅くなってくるにしたがって同図のＣで示し
たＵ字型の溝２０´の側壁の垂直部分が減少する。する
と、ゲート電極１２の多結晶シリコンは異方性エッチン
グで形成するために十分な膜厚が確保できなくなり、ひ
どい場合にはこの部分に於いて多結晶シリコンの剥離、
断線が生じて歩留まりの低下につながる。通常は約５０
０ｎｍ程度のフィールド酸化膜厚を用いるので、Ｕ字型
の溝２０´の深さが０．５μｍ以下になって来るとこの
問題は無視出来ない。
【０００８】本発明の目的は前述の欠点をなくし、フィ
ールド酸化膜の厚さと同程度かあるいはそれよりも浅い
Ｕ字型の溝に対しても垂直側壁を有したフィールド酸化
膜を形成せしめ、ゲート電極の多結晶シリコンを異方性
エッチングで形成する際に於いても、膜減りや断線の生
じる事がなく歩留まりが高い切り込み型絶縁ゲート静電
誘導トランジスタの製造方法を提供することにある。
ールド酸化膜の厚さと同程度かあるいはそれよりも浅い
Ｕ字型の溝に対しても垂直側壁を有したフィールド酸化
膜を形成せしめ、ゲート電極の多結晶シリコンを異方性
エッチングで形成する際に於いても、膜減りや断線の生
じる事がなく歩留まりが高い切り込み型絶縁ゲート静電
誘導トランジスタの製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明は上記課題を解決
するために、半導体基板の一主表面にＵ字型の溝を形成
する工程と、前記一主表面にシリコン窒化膜を堆積し、
パターニングした後、選択酸化により厚いフィールド酸
化膜を形成する工程を含んだ切り込み型絶縁ゲート静電
誘導トランジスタの製造方法において、厚いフィールド
酸化膜を形成する部分のＵ字型の溝の側壁に窒化膜を残
したままで、略Ｕ字型の溝の深さと同じ厚さの選択酸化
を行い、該Ｕ字型溝の側壁にも酸化膜を形成せしめたこ
とを特徴とするものである。
するために、半導体基板の一主表面にＵ字型の溝を形成
する工程と、前記一主表面にシリコン窒化膜を堆積し、
パターニングした後、選択酸化により厚いフィールド酸
化膜を形成する工程を含んだ切り込み型絶縁ゲート静電
誘導トランジスタの製造方法において、厚いフィールド
酸化膜を形成する部分のＵ字型の溝の側壁に窒化膜を残
したままで、略Ｕ字型の溝の深さと同じ厚さの選択酸化
を行い、該Ｕ字型溝の側壁にも酸化膜を形成せしめたこ
とを特徴とするものである。
【００１０】
【作用】本発明に於いては、選択酸化のマスク材となる
窒化膜をパターニングする際に異方性プラズマエッチン
グを用いて、Ｕ字型の溝の側壁に窒化膜を残したまま
で、選択酸化を行うという方法を取る。この方法によれ
ば、側壁の窒化膜の幅がＵ字型の溝の深さと同程度と狭
いため、酸素の拡散によって側壁にも酸化膜は形成され
るが（いわゆるバーズビークの侵入）、窒化膜の存在に
よって形状変化が抑制されて垂直に近い側壁を保つこと
が出来る。従って、その後に多結晶シリコンを堆積させ
て異方性エッチングを行っても、厚い酸化膜に覆われた
Ｕ字型の溝の側壁に十分な厚さの多結晶シリコンを残す
ことが出来る。
窒化膜をパターニングする際に異方性プラズマエッチン
グを用いて、Ｕ字型の溝の側壁に窒化膜を残したまま
で、選択酸化を行うという方法を取る。この方法によれ
ば、側壁の窒化膜の幅がＵ字型の溝の深さと同程度と狭
いため、酸素の拡散によって側壁にも酸化膜は形成され
るが（いわゆるバーズビークの侵入）、窒化膜の存在に
よって形状変化が抑制されて垂直に近い側壁を保つこと
が出来る。従って、その後に多結晶シリコンを堆積させ
て異方性エッチングを行っても、厚い酸化膜に覆われた
Ｕ字型の溝の側壁に十分な厚さの多結晶シリコンを残す
ことが出来る。
【００１１】
【実施例】以下図面を参照して本発明の実施例を詳細に
説明する。図１は本発明切り込み型絶縁ゲート静電誘導
トランジスタの製造方法の製造工程のフローチャートで
ある。
説明する。図１は本発明切り込み型絶縁ゲート静電誘導
トランジスタの製造方法の製造工程のフローチャートで
ある。
【００１２】（ａ） 高抵抗のシリコン基板４０の一主
表面に異方性プラズマエッチングによってＵ字型の溝４
０´を形成する。このようなエッチングは例えばＰＣｌ
3 を用いた、０．０５ Ｔｏｒｒ程度の圧力の高周波プ
ラズマ中で実現できる。
表面に異方性プラズマエッチングによってＵ字型の溝４
０´を形成する。このようなエッチングは例えばＰＣｌ
3 を用いた、０．０５ Ｔｏｒｒ程度の圧力の高周波プ
ラズマ中で実現できる。
【００１３】（ｂ）全面にシリコン窒化膜４３を堆積さ
せ、異方性プラズマエッチングによってＵ字型の溝４０
´の側壁にシリコン窒化膜４３を残すようにパターニン
グする。このようなエッチングは例えばＣ3 Ｆ8 を用
い、０．１ Ｔｏｒｒ程度の圧力で行えばよい。
せ、異方性プラズマエッチングによってＵ字型の溝４０
´の側壁にシリコン窒化膜４３を残すようにパターニン
グする。このようなエッチングは例えばＣ3 Ｆ8 を用
い、０．１ Ｔｏｒｒ程度の圧力で行えばよい。
【００１４】（ｃ）選択酸化法によってフィールド酸化
膜４１を形成する。このときＵ字型の溝４０´の側壁の
シリコン窒化膜４３の幅が狭いため、バーズビークの侵
入によって側壁にも十分な厚さのフィールド酸化膜４１
が成長する。その後、燐酸ボイル等によってシリコン窒
化膜４３を除去する。
膜４１を形成する。このときＵ字型の溝４０´の側壁の
シリコン窒化膜４３の幅が狭いため、バーズビークの侵
入によって側壁にも十分な厚さのフィールド酸化膜４１
が成長する。その後、燐酸ボイル等によってシリコン窒
化膜４３を除去する。
【００１５】（ｄ）全面に多結晶シリコン４２を堆積さ
せ、異方性プラズマエッチングによってＵ字型の溝４０
´の側壁に多結晶シリコン４２を残すようにパターニン
グする。このようなエッチングはＳＦ6 ＋Ｏ2 を用い、
０．１ Ｔｏｒｒ程度の圧力で行うことが出来る。
せ、異方性プラズマエッチングによってＵ字型の溝４０
´の側壁に多結晶シリコン４２を残すようにパターニン
グする。このようなエッチングはＳＦ6 ＋Ｏ2 を用い、
０．１ Ｔｏｒｒ程度の圧力で行うことが出来る。
【００１６】このような工程によれば、選択酸化時に於
てＵ字型の溝４０´の側壁部にシリコン窒化膜４３が存
在することによりＵ字型の溝４０´の形状が丸くなるよ
うな変化が抑えられる。従って、フィールド酸化膜４１
の膜厚と同程度かあるいはそれ以下の深さのＵ字型の溝
４０´の場合でも、選択酸化後も比較的垂直に近い側壁
が得られる。
てＵ字型の溝４０´の側壁部にシリコン窒化膜４３が存
在することによりＵ字型の溝４０´の形状が丸くなるよ
うな変化が抑えられる。従って、フィールド酸化膜４１
の膜厚と同程度かあるいはそれ以下の深さのＵ字型の溝
４０´の場合でも、選択酸化後も比較的垂直に近い側壁
が得られる。
【００１７】
【発明の効果】以上述べたように本発明によれば、深さ
と同程度かそれよりも厚いフィールド酸化膜に覆われた
Ｕ字型の溝においても垂直形状の側壁を実現でき、多結
晶シリコンのゲート電極の膜減りや断線を防ぐことが出
来る。従って、短チャネルで高速・低消費電力動作が可
能な切り込み型絶縁ゲート静電誘導トランジスタを製造
でき、その工業的価値は大きい。
と同程度かそれよりも厚いフィールド酸化膜に覆われた
Ｕ字型の溝においても垂直形状の側壁を実現でき、多結
晶シリコンのゲート電極の膜減りや断線を防ぐことが出
来る。従って、短チャネルで高速・低消費電力動作が可
能な切り込み型絶縁ゲート静電誘導トランジスタを製造
でき、その工業的価値は大きい。
【図１】本発明の製造工程のプロセスフローチャートで
ある。
ある。
【図２】従来の切り込み型絶縁ゲート静電誘導トランジ
スタの平面パターン図である。
スタの平面パターン図である。
【図３】図２のＡ−Ａ´線断面図である。
【図４】図２のＢ−Ｂ´線断面図である。
【図５】従来の切り込み型絶縁ゲート静電誘導トランジ
スタのスイッチング時間と消費電力の関係のＵ字型の溝
の深さ依存性を示す特性図である。
スタのスイッチング時間と消費電力の関係のＵ字型の溝
の深さ依存性を示す特性図である。
４０…シリコン基板、４０´…Ｕ字型の溝、４１…フィ
ールド酸化膜、４２…多結晶シリコン、４３…シリコン
窒化膜。
ールド酸化膜、４２…多結晶シリコン、４３…シリコン
窒化膜。
Claims (1)
- 【請求項１】 半導体基板の一主表面にＵ字型の溝を形
成する工程と、前記一主表面にシリコン窒化膜を堆積
し、パターニングした後、選択酸化により厚いフィール
ド酸化膜を形成する工程を含んだ切り込み型絶縁ゲート
静電誘導トランジスタの製造方法において、厚いフィー
ルド酸化膜を形成する部分のＵ字型の溝の側壁に窒化膜
を残したままで、略Ｕ字型の溝の深さと同じ厚さの選択
酸化を行い、該Ｕ字型溝の側壁にも酸化膜を形成せしめ
たことを特徴とする切り込み型絶縁ゲート静電誘導トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3243140A JPH0821716B2 (ja) | 1991-09-24 | 1991-09-24 | 切り込み型絶縁ゲート静電誘導トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3243140A JPH0821716B2 (ja) | 1991-09-24 | 1991-09-24 | 切り込み型絶縁ゲート静電誘導トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05102486A JPH05102486A (ja) | 1993-04-23 |
| JPH0821716B2 true JPH0821716B2 (ja) | 1996-03-04 |
Family
ID=17099388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3243140A Expired - Lifetime JPH0821716B2 (ja) | 1991-09-24 | 1991-09-24 | 切り込み型絶縁ゲート静電誘導トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821716B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63131583A (ja) * | 1986-11-21 | 1988-06-03 | Res Dev Corp Of Japan | 切り込み型絶縁ゲ−ト静電誘導トランジスタの製造方法 |
-
1991
- 1991-09-24 JP JP3243140A patent/JPH0821716B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05102486A (ja) | 1993-04-23 |
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| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080304 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 13 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 13 |
|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 13 |
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