JPH0447811A - パルス集計カウンタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 並列に入力される複数の同期したパルス信号のパルス数
の集計値を得るパルス集計カウンタ回路に関し、 小規模な回路により、多くのパルス列に含まれるパルス
数の集計値を得ることを目的とし、並列に入力される複
数の同期したパルス信号のパルス数の集計値を得るパル
ス集計カウンタ回路において、パルス信号に含まれるパ
ルスをパルス信号の単位周期毎に時間軸上で離散的なパ
ルスに変換し、単一のパルス列を得るパルス調整部と、
単一のパルス列のパルス数をカウントするカウンタとを
備えて構成される。

〔産業上の利用分野］ 本発明は、並列に入力される複数の同期したパルス信号
のパルス数の集計値を得るパルス集計カウンタ回路に関
する。

〔従来の技術〕

複数チャネルを多重化して伝送するシステムでは、受信
端末において各チャネル毎に得られる受信データのエラ
ービットの集計値を求めることにより、伝送路の品質（
ピットエラーレート）が測定される。このような伝送品
質を測定する装置では、所定のクロック信号に同期しか
つチャネル毎に得られる複数のエラービットの集計値が
パルス集計カウンタ回路を用いて求められる。

第６図は、従来のパルス集計カウンタ回路の構成を示す
図である。

図において、所定のクロック信号に同期して与えられる
複数（＝ｎ）のパルス列は各パルス列に対応して設けら
れたカウンタ６１．〜６１．に与えられ、各パルス列に
含まれるパルス数が個々に求められる。カウンタ６１＋
、６１ｇから出力されるカウント値はフルアダー６２．
によって加算され、以下同様に、カウンタ６１．〜６１
７から出力されるカウント値が２個ずつの組み合せでフ
ルアダー６２□〜６２．、により加算される。また、こ
れらのフルアダーの出力は、単一の和が得られるまで同
様に２個ずつの組み合せにより多段接続されたフルアダ
ー６２．％−１＋１〜６２．．によって順次加算され、
全てのパルス列に含まれるパルス数の集計値が求められ
る。

〔発明が解決しようとする課題〕 ところで、このような従来のパルス集計カウンタ回路で
は、入力されるパルス列の数に応じた数のカウンタおよ
びフルアダーが必要であり、必要とされるカウント数が
大きい場合には各フルアダーのビット長が大きな値とな
る。したがって、入力されるパルス列の数およびカウン
ト数が大きい場合には回路規模も大きかった。

本発明は、小規模な回路により、多くのパルス列に含ま
れるパルス数の集計値を得ることができるパルス集計カ
ウンタ回路を提供することを目的とする。

〔課題を解決するための手段〕

第１図は、本発明の原理ブロック図である。

図において、パルス集計カウンタ回路は、並列に入力さ
れる複数の同期したパルス信号のパルス数の集計値を得
る。

パルス調整部１１は、複数のパルス信号に含まれるパル
スをパルス信号の単位周期毎に時間軸上で離散的なパル
スに変換し、単一のパルス列を得る。

カウンタ１３は、単一のパルス列のパルス数をカウント
する。

〔作　用〕

本発明は、パルス調整部１１が、並列に入力される複数
の同期したパルス信号に含まれるパルスをパルス信号の
単位周期毎に時間軸上で離散的なパルスに変換し、単一
のパルス列を得る。

カウンタ１３は、得られた単一のパルス列のパルス数を
カウントする。

パルス調整部１１は、単一のパルス列を得るために単位
パルス信号光たりに必要な回路の規模が小さく、入力さ
れるパルス信号の数が大きい場合には、同様の回路を付
加して拡張することにより構成できる。また、カウンタ
１５の個数は入力されるパルス列の数にかかわらず一個
でよい。

したがって、小規模の回路により入力されるパルス信号
の数が大きいパルス集計カウンタを実現できる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の一実施例を示す図である。

図において、パルス列Ａに含まれるパルスは、単安定マ
ルチバイブレータ（以下、「モノマルチ」という。）２
１．、およびモノマルチ２１１！を介してオアゲート２
２の第一の入力に与えられる。パルス列Ｂに含まれるパ
ルスは、モノマルチ２１□１およびモノマルチ２１゜を
介してオアゲート２２の第二の入力に与えられる。パル
ス列Ｃに含まれるパルスは、モノマルチ２１，１および
モノマルチ２１ｓｔを介してオアゲート２２の第三の入
力に与えられる。オアゲート２２の出力は、カウンタ２
３に接続される。カウンタ２３は、パルス列Ａ、Ｂ、Ｃ
に含まれるパルス数の集計値を出力する。

第３図は、本実施例の動作タイミングチャートである。

以下、第２図および第３図を参照して、本実施例の動作
を説明する。

パルス列Ａ、ＢＳＣに含まれる各パルスは、所定のタイ
ミングに同期して入力される（第３図■）。

パルス列Ａに含まれる各パルスは、モノマルチ２１　Ｉ
Ｉによって所定の遅延時間τ１．が与えられ（第３図■
）、モノマルチ２１４によってパルス幅τ、。

のパルスに変換される。パルス列Ｂに含まれる各パルス
は、モノマルチ２１ｔ、によって所定の遅延時間τ２１
が与えられ（第３図■）、モノマルチ２１ｏによってパ
ルス幅τ、のパルスに変換される。

パルス列Ｃに含まれる各パルスは、モノマルチ２１３、
によって所定の遅延時間τ、ｌが与えられ（第３図■）
、モノマルチ２１３！によってパルス幅τ、Ｉ□のパル
スに変換される。このように、モノマルチ２１＋＋、２
１ｔｒ、２１３１によって与えられる遅延時間τ１１、
τ旧、τ旧は、入力されるパルスの最大周期をＴとする
と、 τ１ｌ＝Ｔ／７、τ□＝３Ｔ／７、τ３１　＝　５　Ｔ
　／　７の式で与えられる値に設定される。また、モノ
マルチ２１゜、２１□２．２１ｘｘから出力されるパル
スのパルス幅τ４、τ０、τ、は、全てＴ／７に設定さ
れる。

したがって、各パルス列に周期毎に含まれるパルスは、
時間軸上で２Ｔ／７ずつ隔たった離散的なパルスに変換
され、オアゲート２２の出力に得られる。カウンタ２３
はこのようにして得られたパルスをカウントし、パルス
列ＡＳＢ、Ｃのパルス数の集計値が求められる。

なお、本実施例は、入力されるパルス列の数が「３」以
外である場合についても適用可能である。

すなわち、パルス列の数がｎの場合に本実施例を適用す
るためには、各パルス列に対応したモノマルチ２１１Ｉ
〜２１□、２１□〜２Ｉｎ□を設け、オアゲート２２の
入力端子数をｎとし、カウンタ２３のビット数を所定値
に設定する。また、モノマルチ２１８．〜２１□によっ
て与えられる遅延時間τ１１〜τ□は、 ｒ＋ｕ＝（２ｋ　　　ｌ）Ｔ／（１＋２ｎ）の一般式で
示される値に設定し、モノマルチ２１．ｔ〜２１ｆｉ！
の時定数は全て等しくＴ／（１＋２ｎ）に設定する。な
お、ｋは、モノマルチ２１□〜２１１１Ｉの参照番号に
対応する値（「１」〜「ｎ」）の何れかを示す。

このように、本実施例によれば、簡単な回路により、同
期して入力される複数のパルス列に含まれるパルス数の
集計値を求めることができる。また、本実施例では、パ
ルス列の数あるいは最大の集計値が大きい場合でも従来
例構成で必要であったフルアダーが不要であり、かつ必
要なカウンタの数はパルス列の数の如何にかかわらず単
一である。すなわち、例えば、パルス列の数がｒ　１０
０Ｊである場合には、従来例構成では１００個のカウン
タおよび９９個のフルアダーが必要であったが、本実施
例は、単一のカウンタ、単一のオアゲートおよび１００
個のパルス調整回路により構成されるので、これらの各
部の回路規模が同じであると仮定しても回路規模を従来
構成の約’　１　／　２　Ｊに削減することができる。

第４図は、本発明の他の実施例を示す図である。

図において、パルス列Ａはオアゲート４１の第一の入力
端子およびアンドゲート４２．の一方の入力に与えられ
る。パルス列Ｂはオアゲート４１の第二の入力端子およ
びアンドゲート４２□の一方の入力に与えられる。パル
ス列Ｃはオアゲート４１の第三の入力端子およびアンド
ゲート４２゜の一方の入力に与えられる。オアゲート４
１の出力はモノマルチ４３．に入力される。モノマルチ
４３、の反転出力向はデイレイバッファ４４１を介して
モノマルチ４３□の入力に接続される。モノマルチ４３
□の反転出力向はデイレイバッファ４４、を介してモノ
マルチ４３．の入力に接続される。モノマルチ４３．の
非反転出力Ｑはアンドゲート４２．の他方の入力に接続
される。モノマルチ４３□の非反転出力Ｑはアンドゲー
ト４２□の他方の入力に接続される。モノマルチ４３．
の非反転出力Ｑはアンドゲート４２．の他方の入力に接
続される。アントゲ−）４２．．４２ｇ、４２３の各出
力はオアゲート２２を介してカウンタ２３の入力に接続
される。

第５図は、本実施例の動作タイミングチャートである。

以下、第４図および第５図を参照して、本実施例の動作
を説明する。

ハフＬ／ス列Ａ、Ｂ、Ｃに含まれる各パルスは、同期し
て入力される（第５図■）。オアゲート４１は、パルス
列ＡＳＢＳＣの何れかに含まれるパルスに応じてモノマ
ルチ４３□をトリガしく第５図■）、その反転出力向が
ローレベルとなる。モノマルチ４３□は、モノマルチ４
３．の反転出力向がローレベルからハイレベルに復帰す
る（第５図■）と、デイレイバッファ４４．を介してト
リガされる（第５図■）、さらに、モノマルチ４３゜は
、モノマルチ４３□の反転出力向がローレベルからハイ
レベルに復帰する（第５図■）と、デイレイバッファ４
４．を介してトリガされる（第５図■）。

ところで、本実施例では、入力されるパルスの最大周期
をＴとすると、モノマルチ４３．〜４３゜の時定数τ、
〜τ３は何れも７７４未満に設定され、デイレイバッフ
ァ４４．．４４ｇの遅延時間Ｄ＋、Ｄｚは何れもＴ　／
　（４＄２）に設定されるので、モノマルチ４３．〜４
３．の各非反転出力Ｑは半周期（＝Ｔ／２）内の異なっ
たタイミングにハイレベルとなる。

したがって、パルス列Ａ、ＥＳＣに含まれる各パルスは
、そのデユーティ比が５０％の場合には、アンドゲート
４２１〜４２．によって時間軸上で離散的なパルスに変
換され（第５図■〜■）、さらにアオゲート２２によっ
て合成されて単一のビット列に変換される。カウンタ２
３は、得られた単一のビット列のパルスをカウントし、
パルス列Ａ、Ｂ、Ｃに含まれるパルス数の集計値を求め
る。

なお、本実施例は、入力されるパルス列の数が上述の「
３」以外である場合についても適用可能である。すなわ
ち、パルス列の数がｎの場合に本実施例を適用するには
、オアゲート４１．２２の入力端子数をｎとし、その値
に応じた数のアンドゲート４２＋〜４２７、モノマルチ
４３．〜４３ｆｉおよびデイレイバッファ４４．〜４４
．．を設け、カウンタ２３のビット数を所定値に設定す
る。さらに、モノマルチ４３．〜４３、の時定数τは、
τ＝Ｔ／（１＋ｎ） の式で示される値に設定し、デイレイバッファ４４、〜
４４１．−＋の遅延時間り、”’Ｄ１１−．は、ＤＩ　
　＝Ｄｔ　　・　＝Ｄ、−＋　　＝Ｔ／（４宰（１＋ｎ
））の式で示される値に設定する。

〔発明の効果〕

上述したように、本発明によれば、従来例構成より簡単
であり、かつパルス列数および最大集計値が大きい場合
にも容易に適用可能な回路により、同期して並列に入力
される複数のパルス列のパルス数の集計値を得ることが
できる。

したがって、小規模の回路により、入力されるパルス列
の数および最大の集計値が大きいパルス集計カウンタ回
路を実現することができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す図、 第３図は本実施例の動作タイミングチャート、第４図は
本発明の他の実施例を示す図、第５図は本実施例の動作
タイミングチャート、第６図は従来のパルス集計カウン
タ回路の構成を示す図である。 図において、 １１はパルス調整部、 １３．２３．６１Ｉ〜６１ｎはカウンタ、２１ｚ、２１
□、２１□、２１□２．２１１０．２１，２．４３ｔ　
、４３ｇ　、４３ｓは単安定マルチバイブレータ、 ２２．４１はオアゲート、 ４２、．４２□、４２３はアンドゲート、６２、〜６２
．．はフルアダーである。 本発明の原理ブロック図 第 図 本発明の一実施例を示す図 本実施例の動作タイミングチャート 第　　３　　図 本発明の他の実施例を示す図 第 図 第 図

Claims (1)

【特許請求の範囲】
1. （１）並列に入力される複数の同期したパルス信号のパ
   ルス数の集計値を得るパルス集計カウンタ回路において
   、 前記複数のパルス信号に含まれるパルスを前記パルス信
   号の単位周期毎に時間軸上で離散的なパルスに変換し、
   単一のパルス列を得るパルス調整部（１１）と、 前記単一のパルス列のパルス数をカウントするカウンタ
   （１３）と を備えたことを特徴とするパルス集計カウンタ回路。