JPH0447828A

JPH0447828A - ヘッダ駆動型スイッチ

Info

Publication number: JPH0447828A
Application number: JP2157189A
Authority: JP
Inventors: Hidenori Kai; 甲斐　英則; Hiroki Yamada; 山田　博希
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1990-06-15
Filing date: 1990-06-15
Publication date: 1992-02-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、高速パケット交換および非同期転送モード（
以下、Ａ　Ｔ　Ｖ　、　Ａ　５ｙｎｃｈｒｏｎｏｕｓ　
　Ｔ　ｒａｎｓｆｅｒ　　Ｍｏｄｅ）交換において、デ
ータブロックに付与された接続情報（ヘッダ情報）に基
づいて、任意の入出力回線相互間でそのデータブロック
を転送するヘッダ駆動型スイッチに関するものである。

［従来の技術］従来より、音声、画像、データ等のマルチメディアを扱
うＡＴＭ交換機として、スイッチ間リンク速度を負荷の
状況に応じて可変にする可変リンり速度スイッチが提案
されている（例えば、平野値「リンク速度を可変とした
パケット通話路網の検討」信学技報５Ｅ−７２．１９８
７参照）。

可変リンク速度スイッチは、共通バッファとしてＲＡＭ
を用い、入出力端子の速度を自由に割り付けることがで
きるスイッチである。

第２図は、従来のヘッダ駆動型スイッチの構成図である
。

このスイッチは、高速パケット交換やＡＴＭ交換で使用
されているＲＡＭ型スイッチにおける一般的な構成（２
×２のスイッチサイズ）である。

第２図において、２は、２×２の単位スイッチ、２０２
Ａ、２０２Ｂは入力部、２０１１：！ＲＡＭ、２０４Ａ
、２０４Ｂは出力部、２０５はＲＡＭ　２ｏ１のリード
ライト制御用のアービタ、１０６は空きアドレスメモリ
、１２１−１．２は入線、１２２−１．２は出線、２１
１Ａ、Ｂは空きアドレスメモリ１０６から入力部２０２
へのアドレス送出線、２１５Ａ、Ｂは入力部２０２から
出力部２ｏ４へのアドレス送出線、２１ＯＡ、Ｂは出力
部２０４から空きアドレスメモリ１０６へのアドレス送
出線、２０９は入力部２０２からＲＡＭ２０１への内部
データ線、２１３はＲＡＭ２０１から出力部２０４への
内部データ線、２１６Ａ、Ｂは入力部２０２とアービタ
２０５間のＲＡＭ書き込み制御線、２１７Ａ、Ｂは出力
部２０４とアービタ２０５のＲＡＭ読み出し制御線であ
る。

先ず、入力部２０２Ａ、Ｂは、空きアドレスメモリ１０
６からアドレス送出線２１１Ａ、Ｂを介してＲＡＭの空
きアドレスを受信する。次に、入力部２０２Ａ、Ｂは、
入線１２１−１．２からデータブロックが入力すると、
アービタ２０５に対してＲＡＭ書き込み制御線２１６Ａ
、Ｂを介しＲＡＭへの書き込み要求信号を送出する。次
に、入力部２０２Ａ、Ｂは、アービタ２０５からＲＡＭ
書き込み制御線２０６Ａ、Ｂを介してＲＡＭへの書き込
み許可信号を受信した時点で、そのデータブロックを内
部データ線２０９を介してＲＡ　Ｍに送出し、空きアド
レス位置に書き込む。次に、入力部２０２Ａ、Ｂは、Ｒ
ＡＭ２０１にデータブロックを書き込んだ後、そのデー
タブロック内のルーティング情報を基に出力すべき出線
１２２−１゜２に対応する一方の出力部２０４Ａ、Ｂに
対して、書き込んだＲＡＭのアドレスをアドレス送出線
２１５Ａ、Ｂを介して送出する。出力部２０４Ａ。

またはＢは、出力部内部で保持しているＲＡＭのアドレ
スから最も古いデータブロックが書き込まれたアドレス
を選択する。次に、出力部２０４Ａ。

Ｂは、選択したアドレスに対応するデータブロックをＲ
ＡＭから読み出すために、ＲＡＭ読み出し制御線２１７
Ａ、Ｂを介してアービタ２０５に対し、ＲＡＭからの読
み出し要求信号を送出する。

次に、出力部２０４Ａ、Ｂは、アービタ２０５からＲＡ
Ｍ読み出し制御線２］７Ａ、Ｂを介してＲＡＭからの読
み出し許可信号を受信した時点で、ＲＡＭ２０１からデ
ータブロックを読み出し、内部データ線２１３を介して
これを取り込み、さらに出力線＋２２−１．２を介して
送出する。次に、出力部２０４Ａ、Ｂは、データブロッ
クの送出終了後、アドレス送出線２１０Ａ、Ｂを介して
使用済みのＲＡＭアドレスを空きアドレスメモリ１０６
に送出する。

以上が、このスイッチの動作概要である。このスイッチ
は、ＲＡＭ２０１を共通バッファとして用いており、各
入出力線のデータブロックを、入力部２０２Ａ、Ｂ、出
力部２０４Ａ、Ｂおよび空きアドレスメモリ１０６の間
で持ち回るＲＡＭのアドレス情報に従って、ＲＡＭへの
読み書き動作を行っている。その結果、ＲＡＭへのアク
セス動作は、入出力ともに回線単位で時分割で行われる
ことになる。

〔発明が解決しようとする課題〕

前述のように、従来のＲＡＭ型スイッチにおいては、Ｒ
ＡＭのアクセス動作が入出力線ともに複数の回線が同時
にできないため、回線毎に時分割で行う必要があった。

その結果、ＲＡＭ型スイッチのスループットは、ＲＡＭ
への読み書き動作がボトルネックとなる。

従って、従来のＲＡＭ型スイッチにおいて、スイッチの
スループットを向上させたい場合、また入出力線の高速
化を行いたい場合、あるいはスイッチ端子規模を大規模
化したい場合には、どうしてもＲＡＭの速度性能を向上
させる以外に方法はなかった。

本発明の目的は、このような従来の課題を解決し、ＲＡ
Ｍのリードライトによるスループットの低下を軽減する
ことができ、かつＲＡＭサイズの小容量化、スイッチの
高速化が可能なヘッダ駆動型スイッチを提供することに
ある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明のヘッダ駆動型スイッ
チは、それぞれ独立して動作可能な複数のメモリブロッ
クに分割された共有メモリと、メモリブロック毎にアド
レスを管理し、かつ各入回線対応部に対し異なったメモ
リブロック毎に振り分けてアドレスを与えるアドレス管
理部と、各々が異なったメモリブロックのアドレスを保
持した場合には、独立に共有メモリにアクセスする入出
力回線対応部と、各入出力回線対応部が異なったメモリ
ブロックのアドレスを保持できず、同一のメモリに対す
るアドレスを保持したとき、時分割的にメモリにアクセ
スするように調停動作を行うアービタとを具備すること
に特徴がある。

〔作　　用〕

本発明においては、共有メモリがメモリブロック毎に独
立して動作するとともに、アドレス管理部は、メモリブ
ロック毎にアドレスを管理し、入回線対応部に対して、
できる限り異なるメモリブロック毎に振り分けてアドレ
スを付与する。

これにより、各入力部に対して互いに重複しないように
ＲＡＭの識別番号を付与することができるので、各入力
部は同時にＲＡＭにアクセスすることが可能になる。ま
た、各出力部においても、読み出すべきＲＡＭの識別番
号が重複していなければ、各出力部は同時にＲＡＭから
読み出すことが可能になる。

その結果、論理的に共通ＲＡＭ型のままの状態で、物理
的にＲＡＭの分割が可能となるため、従来に比べて、Ｒ
ＡＭのリードライトによるスループットの低下を軽減す
ることができる。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明する。

第１図は、本発明の一実施例を示す２×２単位スイッチ
のブロック図である。

第１図では、従来の第２図に比べると明らかなように、
共通ＲＡＭｌ０Ｉを複数個（ここでは、２個）に分割し
、それに伴ってブロック毎にアービタ１０５および空き
アドレスメモリ１０６を設けるとともに、各ＲＡＭ　１
０１の前段に書き込みデータを多重化する多重化部１０
９と、空きアドレスメモリ１０６の前後にセレクタ部１
０８および振り分は部１０７とを設けている。

第１図において、ｌは２Ｘ２単位スイッチ回路、１０１
Ａ、Ｂは分割されたＲＡＭ、１０２Ａ、Ｂは入力部、１
０３Ａ、Ｂは多重化部、１０４Ａ。

Ｂは出力部、１０５Ａ、ＢはＲＡＭのリードライトを管
理するアービタ、１０６Ａ、Ｂは各ＲＡＭ識別番号対応
の空きアドレスメモリ、１０７は振り分は部、１０８は
セレクタ部、１０９Ａ、Ｂは多重化部１０３Ａ、Ｂから
ＲＡＭＩ　ＯＩＡ、Ｂへのセルデータ送信線、ｌｌ０Ａ
、Ｂは出力部１０４から振り分は部１０７へのＲＡＭ識
別番号とアドレスの送信線、ＩＩＩＡ、Ｂはセレクタ部
１０８から各入力部１０２Ａ、ＢへのＲＡＭ識別番号と
アドレスの送信線、１１２−１〜１１２−４は入力部１
０２Ａ、Ｂから多重化部１０３Ａ、Ｂへのセルデータ送
信線、１１３−１〜１１３−４はＲＡＭｌ０ＩＡ、Ｂか
ら出力部１０４Ａ、Ｂへのセルデータ出力線、１１４Ａ
、Ｂは入力セルデータ、１１５Ａ、Ｂは入力部１０２Ａ
、Ｂから出力部１０４Ａ、ＢへのＲＡＭ識別番号とアド
レスの送信線、１１６Ａ−１，２，１１６Ｂ−１，２は
入力部１０２Ａ、Ｂとアービタ１０５Ａ、８間のＲＡＭ
書き込み制御線、１１７Ａ−１，２，１１７Ｂ−１，２
は出力部１０４Ａ、Ｂとアービタ１０５Ａ、８間のＲＡ
Ｍ読み出し制御線、１２１−１．２は入力線、１２２−
１．２は出力線である。

空きアドレスメモリ１０６Ａ、Ｂ内には、各々ＲＡＭＩ
Ｉ別番号に対応して空きアドレスが保持されている。こ
こで、セルデータが両方の入力部１０２Ａ、１０２Ｂに
入力された場合、２つの空きアドレスメモリ１０６Ａ、
１０６Ｂの両方に空きアドレスが保有されているときに
は、入力部１０２Ａと１０２Ｂに対して異なるＲＡＭ識
別番号（入力部＃ｏにはＲＡＭ＃Ｏ１入力部＃１ニハＲ
ＡＭ＃　１）とアドレスをセレクタ部１０８を介して入
力部１０２Ａ、Ｂに送出する。

ここで、２つの空きアドレスメモリ１０６Ａ。

Ｂのうち、片方のみ空きアドレスが存在する場合、つま
り片方のＲＡＭが満杯となっている場合には、空きの有
るＲＡＭのＲＡＭ識別番号およびアドレスをセレクタ部
１０８を介して２つの入力部１０２Ａ、Ｂに送出する。

次に、各入力部１０２Ａ、Ｂは、保持しているＲＡＭ１
ｉ別番号に従ったアービタ１０５Ａ、Ｂに、ＲＡＭ書き
込み制御線１１６Ａ−１，２，１１６Ｂ−１，２を介し
てＲＡＭ書き込み要求信号を送出する。アービタ１０５
Ａ、Ｂは、書き込み要求のあった入力部１０２Ａ、Ｂに
対して、調停処理の後、ＲＡＭ書き込み制御線１１６Ａ
−１，２゜１０６Ｂ−１，２を介してＲＡＭ書き込み許
可信号を送出する。入力部１０２Ａ、Ｂは、アービタ１
０５Ａ、ＢからＲＡＭ書キ込ミ制御線１１６を介してＲ
ＡＭ書き込み許可信号を受信すると、空きアドレスメモ
リ１０６Ａ、Ｂから与えられたＲＡＭ識別番号、アドレ
ス情報に従ってセルデータ１１４Ａ、ＢをＲＡＭ識別番
号に沿った多重化回路１０３Ａ、Ｂに送出することによ
り、ＲＡＭｌ０１Ａ、Ｂにこれを書き込む。

入力部１０２Ａ、ＢからＲＡＭＩ　ＯＩＡ、Ｂへの全セ
ルデータの書き込みが終了すると、入力部１０２Ａ、Ｂ
では、セルデータ内のルーチング情報により、出力すべ
き出線１２２−１．２に対応した出力部１０４Ａ、Ｂに
対し、書き込んだＲＡＭ識別番号およびアドレスをアド
レス送信線１１５Ａ、Ｂを介して送信する。

次に、出力部１０４Ａ、Ｂでは、先ず入力部１０２Ａ、
Ｂから送られてきた最も古いＲＡＭ識別番号とアドレス
情報からＲＡＭ識別番号を取り出して、そのＲＡＭＩＩ
別番号に対応したアービタ１０５Ａ、ＢにＲＡＭ読み出
し制御線１１７Ａ−１゜２．１１７Ｂ−１，２を介して
ＲＡＭ読み出し要求信号を送出する。

アービタ１０５Ａ、Ｂは、ＲＡＭ読み出し制御線を介し
て読み出し要求のあった出力部１０４Ａ。

Ｂに対して、調停動作の後、ＲＡＭ読み出し許可信号を
送出する。

出力部１０４Ａ、Ｂでは、アービタ１０５Ａ。

ＢからＲＡＭ読み出し許可信号を受信すると、保持して
いる最も古いＲＡＭｍ別番号とアドレス情報を基に該当
ＲＡＭからセルデータを読み出し、これを出線１２２−
１．２に出力する。

出力部１０４Ａ、Ｂは、セルデータを出力線１２２−１
．２に出力した後、ＲＡＭ識別番号およびアドレスをア
ドレス送信線１１０Ａ、Ｂをガして振り分は部１０７に
送出する。

振り分は部１０７では、出力部１０４Ａ、Ｂから返送さ
れたアドレスを、同時に返送されたＲＡＭｆｆ１別番号
に対応する空きアドレスメモリ１０６Ａ、Ｂに振り分け
て送出する。なお、アービタ１０５Ａ、Ｂは、全入出力
部からのＲＡＭ書き込みおよび読み出し要求信号に対し
て、調停動作を行う。

上記の実施例では、スイッチサイズが２×２、ＲＡＭが
２個の場合を説明したが、本発明ではスイッチサイズが
ＮＸＮ　（Ｎは２以上の自然数）でＲＡＭかに個（Ｋは
２以上の自然数）の場合でも、同じような動作が可能で
ある。この場合、セレクタ部１０８では、Ｏ−に個の空
きアドレスメモリ内の空きアドレスの有無をサイクリッ
クに調査する。この結果、空きアドレスを検出すると、
この空きアドレスをＯ−Ｎの入力部のうち、アドレス要
求のある入力部に順次送出する。

このように動作させることにより、Ｎ個の入力部内に異
なったＲＡＭ識別番号のアドレスを保持させることがで
きるので、ＮＸＮスイッチでも容易に構成することがで
きる。

次に、第１図のスイッチの動作を、従来のＲＡＭ型スイ
ッチの動作と比較しながら詳述する。

第３図（ａ）は従来のＲＡＭ型スイッチの動作図であり
、第３図（ｂ）は本発明を用いたスイッチ動作図である
。

第３図（ａ）において、２０２Ａ−１，２０２Ｂ−１は
ＲＡＭの書き込みアドレスの保持メモリ、２０９−１．
２はＲＡＭへのセルデータ書き込みルート、２０１−１
．３はセルデータが書き込まれるＲＡＭのデータエリア
、２０１−２．４は出力部２０４Ａ、Ｂが読み出すため
のＲＡＭのデータエリア、２０４Ａ−１，２０４Ｂ−１
はＲＡＭからの読み出しアドレスの保持メモリ、２１３
−１．２はＲＡＭから出力部への読み出しルートである
。

第３図（ｂ）において、ｌ０ＩＡ−２，１０１Ｂ−１は
セルデータが書き込まれるＲＡＭのデータエリア、１０
２Ａ−１，ｌ０ＩＢ−２は読み出すべきＲＡＭのデータ
エリア、１０２Ａ−１，１０２Ｂ−１は書き込むＲＡＭ
のＲＡＭＱ別番号とアドレスを保持するメモリ、１１２
Ａ−１，１１２Ｂ−１はＲＡＭのセルデータ書き込みル
ート、１０４Ａ−１，１０４Ｂ−１は読み出すＲＡＭの
ＲＡＭ識別番号およびアドレスを保持するメモリ、１１
３−ＩＡ、１１３−４ＡはＲＡＭからの読み出しルート
である。

先ず、第３図（ａ）を用いて、従来のＲＡＭ型スイッチ
の動作を述べる。

入力部２０２Ａ、Ｂは、空きアドレスメモリｌＯ６内の
空きアドレス（アドレス＃０と＃５）をそれぞれ受け取
り、受け取ったアドレスに従ってＲＡＭ２０１に書き込
む。ここでは、２つの入力部２０２Ａ、Ｂにセルが入力
しているため、２つの入力部２０２Ａ、Ｂは同時にアー
ビタ２０５に対しＲＡＭへの書き込み要求信号をＲＡＭ
書き込み制御線２０６Ａ、Ｂを介して送出する。

アービタ２０５は、同時に要求信号を受信したので、調
停動作により書き込み許可信号をＲＡＭ書き込み制御線
２１６Ａ、Ｂを介して各入力部２０２Ａ、Ｂに通知する
。

次に、各入力部２０２Ａ、Ｂは、アービタ２゜５からの
書き込み許可信号を受けると、入力部２０２Ａのセルは
、２０９−１のルートでＲＡＭ２０１−１に、また入力
部２０２Ｂのセルは、２０９−２のルートでＲＡＭ２０
１−３に書き込まれる。

このように、ＲＡＭへ書き込みを行う場合、２つの入線
のセルデータを多重を行うことにより、時分割的に交互
に書き込まなければならない。また、２つの出力部が同
時にＲＡＭからの出力要求を送出する場合においても、
同じように同時にＲＡＭから読み込むことはできない。

このことがＲＡＭ型スイッチのスループットを低下させ
る原因となっており、高速化を行う上でのボトルネック
となっている。

次に、第３図（ｂ）を用いて、本発明のスイッチの動作
を詳述する。

本発明のスイッチでは、空きアドレスメモリ１０６Ａ、
ＢでＲＡＭ識別番号別に空きアドレスが管理されている
。例えば、空きアトにスメモリ１０６Ａおよび１０６Ｂ
の各々にアドレス＃５とアドレス＃Ｏが保持されている
。各入力部１０２ＡにはＲＡＭ＃Ｏでアドレス＃５、入
力部１０２ＢにはＲＡＭ＃１でアドレス＃０が与えられ
た場合ＲＡＭ１ｉ別番号別のアービタ１０５Ａ、Ｂは、
独立に書き込み許可信号を入力部１０２Ａ、Ｂに通知す
ることができるので、各々の保持アドレスに従って、入
線１２１−１のセルデータは１１２Ａ−１のルートで、
また人力１２１−２のセルデータは１１２Ｂ−１のルー
トで、それぞれ同時にＲＡＭに書き込みが可能である。

また、出力部１０４Ａ、Ｂにおいて、異なるＲＡＭ識別
番号のアドレスを保持している場合、例えば、出力部１
０４Ａには、ＲＡＭ識別番号＃Ｏ・アドレス＃Ｏが、出
力部１０４Ｂには、識別番号＃ドアドレス＃５が、それ
ぞれ保持されているとき、アービタから独立にＲＡＭか
らの読み出し許可信号を受けることができるので、別個
のルートで読み出しを行うことが可能である。すなわち
、ＲＡＭｇＯ内のアドレス＃Ｏのセルデータ１０１Ａ−
１は］］３Ａ−ＩＡのルート、ＲＡＭＲＩ内のアドレス
＃６のセルデータｌ○ＩＢ−２は１１３−４Ｂのルート
で、同時にＲＡＭから読み出される。

このように、２つの入力部１０２Ａ、Ｂに異なったＲＡ
Ｍ識別番号およびＲＡＭアドレスが保持されている場合
には、同時にＲＡＭに書き込むことが可能である。また
、２つの出力部１０４Ａ。

Ｂに異なったＲＡＭｌ１別番号およびＲＡＭアドレスが
保持されている場合には、同時にＲＡＭから読み出すこ
とが可能である。

ここで、入出力部から各々のアービタへの要求状態の違
いにより、リード側とライト側のＲＡＭ同時アクセスの
アンバランスが発生するが、本発明のスイッチでは、ア
ービタのリードライトアクセス割り付けを調整する調停
機能により、このアンバランスをアービタで吸収するこ
とが可能である。

第４図（ａ−１〜ａ−２）は従来のＲＡＭ型スイッチの
図、第４図（ｂ−１〜ｂ−１０）は本発明を用いたスイ
ッチの図であって、第４図（ａ−１，２）は第３図（ａ
）と同一構成である。また、第４図（ｂ−１，２）は本
発明のスイッチで、全入力部および全出力部ともに異な
ったＲＡＭにアクセス要求した場合で、第３図（ｂ）と
同一条件である。第４図（ｂ−３，４）は全入出力部が
同−ＲＡＭ（１０）にアクセス要求した場合、第４図（
ｂ−５，６）は全入力部がＲＡＭ８０に、全出力部がＲ
ＡＭ＃１にアクセス要求した場合、第４図（ｂ−７，８
）は全入力部は異なったＲＡＭに、全出力部は同じＲＡ
Ｍ＃Ｏに、アクセス要求した場合、第４図（ｂ−９，１
０）は全入力部は同じＲＡＭ＃Ｏに、全出力部は異なっ
たＲＡＭに、アクセス要求した場合の各々アービタのア
クセス割り付けを示している。

いずれも、それぞれ１ワードのセルに対して、全入出力
部から同時に一度だけアクセス要求がある場合のアービ
タのリードライトアクセス割り付は動作の比較図である
。なお、第１図および第２図と同じ符号のものは、同一
の部分を表わしている。

第４図（ａ−１，２）（ｂ−１〜１０）において、４０
１〜４０４はセルデータ（Ａ、Ｂ、Ｃ，Ｄ）、４０５〜
４２８はセルデータ送信ルート、４３０〜４５３はアー
ビタへのアクセス要求を示す線、４−■〜４−■はアー
ビタのリードライトアクセス割り付けを示す図である。

なお、第４図では、ｌセルを１ワードとし、全入出力部
から同時に一度だけアクセス要求された場合で、ＲＡＭ
のアクセスをワード単位に行い、ライト優先としている
。

先ず、第４図（ａ−１，２）（パターン■）では、入力
部２０２ＡにセルＡ（４０５）、入力部２０２Ｂｉ：セ
、ＩＬ、Ｂ（４０６）が保持サレ、アービタ２０５に対
して４３０と４３１のルートでそれぞれＲＡＭへの書き
込み要求信号を出力している。

また、ＲＡＭ内には、セルＣ（４０７）、セルＤ（４０
８）が保持され、出力部２０４ＡからセルＣ１出力部２
０４ＢからセルＤをそれぞれ読み出すために、アービタ
２０５にＲＡＭからの出力要求信号を４３２，４３３の
ルートで送信している。このため、アービタのリードラ
イトアクセス割り付けは、第４図（ａ−２）の４−■に
示すように、入力部２０２Ａからのライトタイミング、
出力部２０４Ａからのリードタイミング、入力部２０２
Ｂからのライトタイミング、出力部２０４Ｂからのリー
ドタイミングが割り付けられ、常に４回のタイミングが
必要である、次に、第４図（ｂ−１，２）（パターン■）では、各入
力部１０２Ａ、ＢがらセルＡはアービタ１０５Ａに、セ
ルＢはアービタ１０５Ｂに、それぞれＲＡＭへの書き込
み要求信号を４３４，４３５のルートで出力する。また
、各出力部１０４Ａ。

Ｂにおいては、出力部１０４ＡはセルＣ１出力部１０４
ＢはセルＤをそれぞれ読み出すが、読み出すべきセルが
異なったＲＡＭ＠別番号のＲＡＭに保存されている。従
って、出力部１０４Ａはアービタ１０５Ａに、出力部１
０４Ｂはアービタ１゜５４Ｂに、ＲＡＭからの読み出し
要求信号を４３６．４３７のルートでそれぞれ出力する
。この場合、アービタのリードライトアクセス割り付け
は、第４図（ｂ−２）の４−■で示すように、合計２回
のタイミングが必要である。

次に、第４図（ｂ−３，４）（パターン■）では、全入
出力部が同じＲＡＭ＃Ｏにアクセス要求しているため、
この場合には、アービタが分割されていても利点が発揮
されない。この場合には、第４図（ｂ−４）の４−■に
示すように、合計４回のタイミングが必要である。

次に、第４図（ｂ−５，６）（パターン■）では、全入
力部がＲＡＭ＃Ｏに、全出力部がＲＡＭ＃　１に、アク
セス要求しているので、アービタが入力用と出力用に分
割されて利点が発揮される。この場合には、第４図（ｂ
−６）の４−■に示すように、アービタ＃０側ではライ
トタイミングが２回、アービタ＃１側ではリードタイミ
ングが２回必要となるが、アービタは独立して動作可能
であるため合計２回のタイミングでよい。

次に、第４図（ｂ−７，８）（パターン■）では、全入
力部は異なったＲＡＭに、全出力部は同じＲＡＭ＃Ｏに
、アクセス要求している。この場合には、第４図（ｂ−
８）の４−■に示すように、アービタ＃Ｏ側ではリード
タイミングが２回とライトタイミングが１回の計３回、
アービタ＃１側ではライトタイミングが１回だけ必要で
あり、結局、合計３回のタイミングが必要となる。

最後に、第４図（ｂ−９，１０）（パターン■）では、
全入力部が同じＲＡＭ＃Ｏに、全出力部が異なったＲＡ
Ｍに、アクセス要求している。この場合には、第４図（
ｂ−１０）の４−■に示すように、アービタ＃０側では
ライトタイミングが２回とリードタイミングが１回の計
３回、アービタ＃ｌ側ではリードタイミングが１回だけ
必要であり、結局、合計３回のタイミングが必要となる
。

このように、本発明を用いた２×２スイツチで分割数が
２の場合には、アービタのリードライトアクセス割り付
けは最高で４回、最低で２回となるため、常時４回必要
な従来のＲＡＭ型スイッチに比べて、ＲＡＭのリードラ
イトを効率的に行うことができる。

なお、各入出力部において、同じＲＡＭ識別番号が保持
された場合については、従来のＲＡＭ型スイッチと同じ
ように、ＲＡＭに時分割的に交互に書き込み、または読
み出すことになる。しかし、ＲＡＭの分割数を大きくす
ることにより、その頻度を少なくして、殆んどの場合に
対し、各入出力部に異なったＲＡＭ識別番号のアドレス
を保持させて、同時にＲＡＭに書き込み、または読み出
すことが可能である。このために、実際の設計では、ス
ルーブツトの向上とハードウェア量の増加を考慮するこ
とにより、分割数を決定することになる。

このように、本発明においては、各入力部に互いに重複
しないようにＲＡＭの識別番号を与えることができるの
で、各入力部は同時にＲＡＭにアクセスすることが可能
となる。同じように、各出力部において読み出すべきＲ
ＡＭの識別番号が異なるようにできるので、各出力部は
同時にＲＡＭから読み出すことが可能になる。なお、Ｒ
ＡＭを複数に分割できるので、ＲＡＭのサイズを小さく
し、小容量化が可能となる。その結果、ＲＡＭの要求速
度性能を実現し易くし、スイッチの高速化とともに大容
量化を実現する場合に有利となる。

〔発明の効果〕

以上説明したように、本発明によれば、論理的に共通Ｒ
ＡＭ型のままで、物理的にＲＡＭを分割することができ
るので、従来のＲＡＭ型スイッチに比べて、ＲＡＭのリ
ードライトによるスループットの低下を軽減することが
可能である。

【図面の簡単な説明】

第１図は本発明の一実施例を示す２×２単位スイッチの
ブロック図、第２図は従来のＲＡＭ型スイッチのブロッ
ク図、第３図は本発明のスイッチの動作を従来のＲＡＭ
型スイッチの動作と比較して説明した図、第４図は本発
明のスイッチの詳細な動作を示すもので、アービタのリ
ードライトアクセス割り付けの従来との比較図である。１０１Ａ、Ｂ、２０１　：ＲＡＭ、１０２Ａ、Ｂ。２０２Ａ、Ｂ：入力部、１０４Ａ、Ｂ、２０２Ａ。Ｂ：出力部、］０５Ａ、Ｂ、　　２０５：７−ビタ、１
０６Ａ、Ｂ、１０６　：空きアドレスメモリ、１０７・
振り分は部、１ｏ８：セレクタ部、１０３Ａ、Ｂ：多重
化部、１１４Ａ、　Ｂ　：セル、１０９Ａ、Ｂ：セ／Ｌ
、データ送信線、＋　１０Ａ、Ｂ　：　ＲＡＭ識別番号
とアドレスの送信線、ＩＩＩＡ、Ｂ：ＲＡＭ識別番号と
アドレスの送信線、１１２−１〜１１２−４：セルデー
タ送信線、１１３−１〜１１３−４　＋セルデータ出力
線。第図（その３）（ｂ−１）０ＬＡ１０５に３第図（その４）（ｂ−２）アービタのリードライトアクセス割付時間パターン■ 本発明を用いたスイッチ（１１５）第図（その５）（ｂ−３）ロヨヨコ第図（その７）第図（その８）（ｂ−６）アービタのリードライトアクセス割付時間パターン■ 本発明を用℃・たスイッチ（３１５）第図（その９）（ｂ−７）第図（その１０）（ｂ−８）アービタのリードライトアクセス割付 −一一一一時間パターン■ 本発明を用いたスイッチ（４１５）第図（そのユ１）（ｂ−９）（ｂ−１０）アーどじアーピタナＯアービタナ１パターン■ 本発明を月図（その１２）ンのリードライトアクセス割付一一一一一時間］いたスイッチ（５１５）

Claims

【特許請求の範囲】

（１）入回線対応部がアドレス管理部から共有メモリの
アドレス情報を受け取り、入回線から入力する出力先回
線識別情報をヘッダに持つデータブロックを上記アドレ
ス情報に従って上記共有メモリに書き込み、書き込み終
了後、上記アドレス情報を上記出力先回線識別情報に従
って出回線対応部に送出することにより、該出回線対応
部が上記アドレス情報に従って上記共有メモリからデー
タブロックを読み出し、出回線に出力するとともに、該
アドレス情報を上記アドレス管理部に返送するヘッダ駆
動型スイッチにおいて、それぞれ独立して動作可能な複
数のメモリブロックに分割された共有メモリと、該メモ
リブロック毎にアドレスを管理し、かつ上記各入回線対
応部に対し異なったメモリブロック毎に振り分けてアド
レスを与えるアドレス管理部と、各々が異なったメモリ
ブロックのアドレスを保持した場合には、独立に共有メ
モリにアクセスする入出力回線対応部と、該各入出力回
線対応部が異なったメモリブロックのアドレスを保持で
きず、同一のメモリに対するアドレスを保持したとき、
時分割的に該メモリにアクセスするように調停動作を行
うアービタとを具備することを特徴とするヘッダ駆動型
スイッチ。