JPH0447851B2 - - Google Patents
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- JPH0447851B2 JPH0447851B2 JP58129221A JP12922183A JPH0447851B2 JP H0447851 B2 JPH0447851 B2 JP H0447851B2 JP 58129221 A JP58129221 A JP 58129221A JP 12922183 A JP12922183 A JP 12922183A JP H0447851 B2 JPH0447851 B2 JP H0447851B2
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- JP
- Japan
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- memory
- address
- stack
- program
- loop
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プログラム制御回路に関し、特に、
マイクロプログラム論理方式のプロセツサシステ
ムに用いられるいわゆるアドレスシーケンサとし
てのプログラム制御回路に関する。
マイクロプログラム論理方式のプロセツサシステ
ムに用いられるいわゆるアドレスシーケンサとし
てのプログラム制御回路に関する。
マイクロプログラム論理方式のプロセツサシス
テム又はマイクロコンピユータにおいては、マイ
クロプログラムメモリに記憶されたマイクロ命令
を所定の順序に従つて読み出すためのプログラム
制御回路（あるいはプログラムコントロール回
路、アドレスシーケンサ）が用いられている。こ
のプログラム制御回路として、最も単純には、ア
ドレスを順次１ずつインクリメントするいわゆる
アドレスカウンタが挙げられるが、さらに、読み
出されたマイクロ命令の内容や演算結果等に応じ
てプログラムの進行を制御する機能を備えたもの
が一般に用いられている。
テム又はマイクロコンピユータにおいては、マイ
クロプログラムメモリに記憶されたマイクロ命令
を所定の順序に従つて読み出すためのプログラム
制御回路（あるいはプログラムコントロール回
路、アドレスシーケンサ）が用いられている。こ
のプログラム制御回路として、最も単純には、ア
ドレスを順次１ずつインクリメントするいわゆる
アドレスカウンタが挙げられるが、さらに、読み
出されたマイクロ命令の内容や演算結果等に応じ
てプログラムの進行を制御する機能を備えたもの
が一般に用いられている。
ところで、このようなプログラム制御回路を用
いてプログラムのループ制御を行なう場合に、ル
ープ回数やリターンアドレスを一時的に記憶する
ためのメモリが必要とされるが、従来のプログラ
ム制御回路内には、ループ回数管理用の１個のレ
ジスタや数ワード程度のスタツクメモリが設けら
れているのみである。したがつて、１重ループの
プログラムのプログラム制御は行なえるが、２重
以上の多重ループは簡単には行なえず、プログラ
ム制御回路外部に、ループ回数やリターンアドレ
スを記憶するメモリ、ループ回数の値を変化させ
る手段、及びループ回数とリターンアドレスとを
プログラム制御回路に再ロードする手段等が必要
となる。このため、ハードウエアが繁雑化した
り、マイクロプログラムのステツプ数が著しく増
加したりする欠点が生じ、また処理速度が低下す
るという不都合も生じていた。
いてプログラムのループ制御を行なう場合に、ル
ープ回数やリターンアドレスを一時的に記憶する
ためのメモリが必要とされるが、従来のプログラ
ム制御回路内には、ループ回数管理用の１個のレ
ジスタや数ワード程度のスタツクメモリが設けら
れているのみである。したがつて、１重ループの
プログラムのプログラム制御は行なえるが、２重
以上の多重ループは簡単には行なえず、プログラ
ム制御回路外部に、ループ回数やリターンアドレ
スを記憶するメモリ、ループ回数の値を変化させ
る手段、及びループ回数とリターンアドレスとを
プログラム制御回路に再ロードする手段等が必要
となる。このため、ハードウエアが繁雑化した
り、マイクロプログラムのステツプ数が著しく増
加したりする欠点が生じ、また処理速度が低下す
るという不都合も生じていた。
本発明は、上述の実情に鑑み、複数のループ回
数データ及び複数のリターンアドレスを格納する
メモリを内部に有し、多重ループのプログラムを
簡単かつ高速に実行可能とするようなプログラム
制御回路の提供を目的とする。
数データ及び複数のリターンアドレスを格納する
メモリを内部に有し、多重ループのプログラムを
簡単かつ高速に実行可能とするようなプログラム
制御回路の提供を目的とする。
本発明に係るプログラム制御回路は、プログラ
ムメモリに記憶されたプログラムの読み出し順序
を制御するためのプログラム制御回路において、
上記プログラムメモリをアクセスするためのアド
レスを出力する出力ポートと、この出力アドレス
を１加算して出力するためのプログラムカウンタ
と、このプログラムカウンタからのアドレスを記
憶するリターンアドレススタツクメモリと、入力
ポートからのループ回数を記憶するためのループ
回数スタツクメモリと、このループ回数スタツク
メモリに記憶されたループ回数を１減算するデク
リメンタと、このデクリメンタでの減算値がゼロ
となつたか否かを検出するゼロ検出器と、読み出
されたプログラムの命令を解釈して各部の動作を
制御する命令解釈手段と、この命令解釈手段から
のリターンアドレススタツク操作命令に応じて上
記リターンアドレススタツクメモリのメモリワー
ドを指示するスタツクポインタと、上記命令解釈
手段からのループ回数スタツク操作命令に応じて
上記ループ回数スタツクメモリのメモリワードを
指示するスタツクポインタと、上記命令解釈手段
により切換制御され、少なくとも上記プログラム
カウンタからのアドレス及び上記リターンアドレ
ススタツクメモリからのリターンアドレスのいず
れかを選択して上記出力ポートより出力するマル
チプレクサとを具備して成ることを特徴としてい
る。
ムメモリに記憶されたプログラムの読み出し順序
を制御するためのプログラム制御回路において、
上記プログラムメモリをアクセスするためのアド
レスを出力する出力ポートと、この出力アドレス
を１加算して出力するためのプログラムカウンタ
と、このプログラムカウンタからのアドレスを記
憶するリターンアドレススタツクメモリと、入力
ポートからのループ回数を記憶するためのループ
回数スタツクメモリと、このループ回数スタツク
メモリに記憶されたループ回数を１減算するデク
リメンタと、このデクリメンタでの減算値がゼロ
となつたか否かを検出するゼロ検出器と、読み出
されたプログラムの命令を解釈して各部の動作を
制御する命令解釈手段と、この命令解釈手段から
のリターンアドレススタツク操作命令に応じて上
記リターンアドレススタツクメモリのメモリワー
ドを指示するスタツクポインタと、上記命令解釈
手段からのループ回数スタツク操作命令に応じて
上記ループ回数スタツクメモリのメモリワードを
指示するスタツクポインタと、上記命令解釈手段
により切換制御され、少なくとも上記プログラム
カウンタからのアドレス及び上記リターンアドレ
ススタツクメモリからのリターンアドレスのいず
れかを選択して上記出力ポートより出力するマル
チプレクサとを具備して成ることを特徴としてい
る。
以下、本発明に係るプログラム制御回路の好ま
しい一実施例について、図面を参照しながら説明
する。
しい一実施例について、図面を参照しながら説明
する。
第１図は、本発明の一実施例としてのプログラ
ム制御回路１の内部構成を示すブロツク図であ
り、第２図はこのプログラム制御回路１を用いて
構成されるマイクロコンピユータの要部を示すブ
ロツク図である。これらの第１図および第２図に
おいて、プログラム制御回路１は、マイクロプロ
グラムメモリ２に記憶されているマイクロ命令の
実行順序を制御するために、このマイクロプログ
ラムメモリ２の読み出しアドレスを出力するもの
であり、プログラム制御回路１の内部では、マル
チプレクサ１１により例えば４種類（４系統）の
アドレスデータのうちの１つを選択して出力する
ようにしている。すなわち、マルチプレクサ１１
には、入力ポート１２からの直接的なアドレスデ
ータと、先行するマイクロ命令にてレジスタ１３
に格納され保持されているアドレスデータと、リ
ターンアドレススタツクメモリ１４からのリター
ンアドレスデータと、マイクロプログラムカウン
タ１５からの順次１ずつインクリメントされるア
ドレスデータとが供給されており、このマルチプ
レクサ１１は、命令解釈ブロツク１６からの選択
制御信号に応じて上記４種類のアドレスデータの
うちの１つを選択し、バツフアゲート１７を介し
て出力ポート１８に送る。
ム制御回路１の内部構成を示すブロツク図であ
り、第２図はこのプログラム制御回路１を用いて
構成されるマイクロコンピユータの要部を示すブ
ロツク図である。これらの第１図および第２図に
おいて、プログラム制御回路１は、マイクロプロ
グラムメモリ２に記憶されているマイクロ命令の
実行順序を制御するために、このマイクロプログ
ラムメモリ２の読み出しアドレスを出力するもの
であり、プログラム制御回路１の内部では、マル
チプレクサ１１により例えば４種類（４系統）の
アドレスデータのうちの１つを選択して出力する
ようにしている。すなわち、マルチプレクサ１１
には、入力ポート１２からの直接的なアドレスデ
ータと、先行するマイクロ命令にてレジスタ１３
に格納され保持されているアドレスデータと、リ
ターンアドレススタツクメモリ１４からのリター
ンアドレスデータと、マイクロプログラムカウン
タ１５からの順次１ずつインクリメントされるア
ドレスデータとが供給されており、このマルチプ
レクサ１１は、命令解釈ブロツク１６からの選択
制御信号に応じて上記４種類のアドレスデータの
うちの１つを選択し、バツフアゲート１７を介し
て出力ポート１８に送る。
マイクロプログラムカウンタ１５は、インクリ
メンタ２１からの出力データを、クロツク入力端
子２２からのクロツクパルスに応じて取り込み出
力するような、一種のラツチあるいはレジスタで
あり、このマイクロプログラムカウンタ１５から
出力されたカウントアドレスデータは、上記マル
チプレクサ１１のみならず上記リターンアドレス
のスタツクメモリ１４のデータ入力端子に供給さ
れている。ここで、クロツク入力端子２２に入力
されるクロツクパルスは、上記マイクロプログラ
ムカウンタ１５の他に、リターンアドレススタツ
クメモリ１４、ループ回数スタツクメモリ２３、
これらの各スタツクメモリのスタツクポインタ２
５，２６、デクリメンタ２７、及びレジスタ１３
に供給されており、上記マイクロ命令読み出しの
クロツクサイクルを決定する。インクリメンタ２
１は、マルチプレクサ１１からの出力データを１
だけ増加して（インクリメントして）マイクロプ
ログラムカウンタ１５に送る。リターンアドレス
のスタツクメモリ１４は、命令解釈ブロツク１６
からのリターンアドレススタツク操作命令に応じ
て、マイクロプログラムカウンタ１５からのカウ
ントアドレスデータをスタツクポインタ２５によ
り指示されるメモリワードに書き込み、あるいは
スタツクポインタ２５により指示されるメモリワ
ードの内容を読み出してマルチプレクサ１１に送
る。スタツクポインタ２５は、上記リターンアド
レススタツク操作命令である例えばプツシユ、ポ
ツプ命令に応じて、ポインタ値をインクリメント
あるいはデクリメントし、スタツクメモリ１４に
対してデータをいわゆるラストイン・フアースト
アウト制御する。この他、スタツクポインタを変
化させずにリターンアドレスを読み出すこともで
きる。
メンタ２１からの出力データを、クロツク入力端
子２２からのクロツクパルスに応じて取り込み出
力するような、一種のラツチあるいはレジスタで
あり、このマイクロプログラムカウンタ１５から
出力されたカウントアドレスデータは、上記マル
チプレクサ１１のみならず上記リターンアドレス
のスタツクメモリ１４のデータ入力端子に供給さ
れている。ここで、クロツク入力端子２２に入力
されるクロツクパルスは、上記マイクロプログラ
ムカウンタ１５の他に、リターンアドレススタツ
クメモリ１４、ループ回数スタツクメモリ２３、
これらの各スタツクメモリのスタツクポインタ２
５，２６、デクリメンタ２７、及びレジスタ１３
に供給されており、上記マイクロ命令読み出しの
クロツクサイクルを決定する。インクリメンタ２
１は、マルチプレクサ１１からの出力データを１
だけ増加して（インクリメントして）マイクロプ
ログラムカウンタ１５に送る。リターンアドレス
のスタツクメモリ１４は、命令解釈ブロツク１６
からのリターンアドレススタツク操作命令に応じ
て、マイクロプログラムカウンタ１５からのカウ
ントアドレスデータをスタツクポインタ２５によ
り指示されるメモリワードに書き込み、あるいは
スタツクポインタ２５により指示されるメモリワ
ードの内容を読み出してマルチプレクサ１１に送
る。スタツクポインタ２５は、上記リターンアド
レススタツク操作命令である例えばプツシユ、ポ
ツプ命令に応じて、ポインタ値をインクリメント
あるいはデクリメントし、スタツクメモリ１４に
対してデータをいわゆるラストイン・フアースト
アウト制御する。この他、スタツクポインタを変
化させずにリターンアドレスを読み出すこともで
きる。
次に、ループ回数スタツクメモリ２３は、複数
のループ回数データを記憶可能な複数ワードを有
し、命令解釈ブロツク１６からのループ回数スタ
ツク操作命令に応じて、入力ポート１２からのル
ープ回数データをスタツクポインタ２６により指
示されるメモリワードに書き込み、あるいはスタ
ツクポインタ２６により指示されるメモリワード
の内容をデクリメンタ２７に送り１だけ減算（デ
クリメント）して再び当該メモリワードに書き込
む。このときのデクリメント操作は、命令解釈ブ
ロツクからのデクリメント操作命令に応じて行な
われる。さらに、デクリメンタ２７においてデク
リメントされた値はゼロ検出器２８に送られ、ゼ
ロとなつたときにゼロ検出出力が命令解釈ブロツ
ク１６に送られる。なお、ループ回数スタツクメ
モリ２３も、スタツクポインタ２６の値のインク
リメント、デクリメント動作を伴なつた書き込
み、読み出し操作であるプツシユ、ポツプ操作が
可能であることは勿論である。
のループ回数データを記憶可能な複数ワードを有
し、命令解釈ブロツク１６からのループ回数スタ
ツク操作命令に応じて、入力ポート１２からのル
ープ回数データをスタツクポインタ２６により指
示されるメモリワードに書き込み、あるいはスタ
ツクポインタ２６により指示されるメモリワード
の内容をデクリメンタ２７に送り１だけ減算（デ
クリメント）して再び当該メモリワードに書き込
む。このときのデクリメント操作は、命令解釈ブ
ロツクからのデクリメント操作命令に応じて行な
われる。さらに、デクリメンタ２７においてデク
リメントされた値はゼロ検出器２８に送られ、ゼ
ロとなつたときにゼロ検出出力が命令解釈ブロツ
ク１６に送られる。なお、ループ回数スタツクメ
モリ２３も、スタツクポインタ２６の値のインク
リメント、デクリメント動作を伴なつた書き込
み、読み出し操作であるプツシユ、ポツプ操作が
可能であることは勿論である。
ところで、プログラム制御回路１の出力ポート
１８からのアドレスデータによりマイクロプログ
ラムメモリ２から読み出されたマイクロ命令は、
１ワード例えば数十ビツトで構成され、この１ワ
ード中に複数の命令を含んでいる。この読み出さ
れたマイクロ命令は、パイプラインレジスタ３を
介して各命令実行ユニツト、例えばALU（論理演
算ユニツト）４、乗算器、データメモリ、コント
ロールバス等に送られ、また一部がプログラム制
御回路１の命令解釈ブロツク１６の命令入力端子
１９ａに送られる。さらに、マイクロ命令中のル
ープ回数やサブルーチン先頭アドレス等のデータ
は、上記入力ポート１２を介してプログラム制御
回路１内に取り込まれる。この他、ALU４にお
ける演算に応じたコンデイシヨンコードが、プロ
グラム制御回路１の命令解釈ブロツク１６のコン
デイシヨンコード入力端子１９ｂに送られる。
１８からのアドレスデータによりマイクロプログ
ラムメモリ２から読み出されたマイクロ命令は、
１ワード例えば数十ビツトで構成され、この１ワ
ード中に複数の命令を含んでいる。この読み出さ
れたマイクロ命令は、パイプラインレジスタ３を
介して各命令実行ユニツト、例えばALU（論理演
算ユニツト）４、乗算器、データメモリ、コント
ロールバス等に送られ、また一部がプログラム制
御回路１の命令解釈ブロツク１６の命令入力端子
１９ａに送られる。さらに、マイクロ命令中のル
ープ回数やサブルーチン先頭アドレス等のデータ
は、上記入力ポート１２を介してプログラム制御
回路１内に取り込まれる。この他、ALU４にお
ける演算に応じたコンデイシヨンコードが、プロ
グラム制御回路１の命令解釈ブロツク１６のコン
デイシヨンコード入力端子１９ｂに送られる。
以上のような構成において、多重ループを含む
プログラムを実行する場合の各部動作について説
明する。
プログラムを実行する場合の各部動作について説
明する。
第３図は、一例として、２重ループを含むプロ
グラムのアドレス及び各スタツクメモリ１４，２
３の内容を示すものであり、アドレスA1で第１
のループが開始されて、次のアドレスA1＋１及
びループ回数N1が各スタツクメモリ１４，２３
にそれぞれプツシユされる。この第１のループ処
理はアドレスA4まで及んでおり、このアドレス
A4でループ回数N1のチエツクを行ない、N1回に
達していないときにはアドレスA1＋１に戻り、
N1回に達したときには次のアドレスA4＋１に進
む。これらのアドレスA1＋１からA4までの間に、
第２のループ処理が含まれており、アドレスA2
にて第２のループ処理が開始され、次のアドレス
A2＋１及びループ回数N2が各スタツクメモリ１
４，２３にそれぞれプツシユされる。そして、ア
ドレスA3にてループ回数N2のチエツクがなされ、
ループ回数がN2未満のときにはアドレスA2＋１
に戻り、N2に達したときにはアドレスA3＋１に
進む。なお、第３図の各スタツクメモリ１４，２
３に図示された矢印は、上記各スタツクポインタ
２５，２６による指示位置を示している。
グラムのアドレス及び各スタツクメモリ１４，２
３の内容を示すものであり、アドレスA1で第１
のループが開始されて、次のアドレスA1＋１及
びループ回数N1が各スタツクメモリ１４，２３
にそれぞれプツシユされる。この第１のループ処
理はアドレスA4まで及んでおり、このアドレス
A4でループ回数N1のチエツクを行ない、N1回に
達していないときにはアドレスA1＋１に戻り、
N1回に達したときには次のアドレスA4＋１に進
む。これらのアドレスA1＋１からA4までの間に、
第２のループ処理が含まれており、アドレスA2
にて第２のループ処理が開始され、次のアドレス
A2＋１及びループ回数N2が各スタツクメモリ１
４，２３にそれぞれプツシユされる。そして、ア
ドレスA3にてループ回数N2のチエツクがなされ、
ループ回数がN2未満のときにはアドレスA2＋１
に戻り、N2に達したときにはアドレスA3＋１に
進む。なお、第３図の各スタツクメモリ１４，２
３に図示された矢印は、上記各スタツクポインタ
２５，２６による指示位置を示している。
このような２重ループプログラムを実行する場
合に、プログラムが第１のループの開始アドレス
A1に達し、このA1行のマイクロ命令によりルー
プ開始動作が行なわれる。すなわち、命令解釈ブ
ロツク１６にループ開始命令が供給されて解釈さ
れることにより、第４図の太線に示すように、マ
ルチプレクサ１１においてプログラムカウンタ１
５からのアドレスA1＋１の出力が選択されると
ともに、スタツクポインタ２５により指定される
リターンアドレススタツクメモリ１４内のワード
に上記アドレスデータA1＋１が書き込まれる。
これは、スタツクのプツシユ操作であり、メモリ
への書き込み動作と同時にスタツクポインタが例
えばインクリメントされる。また、ループ回数に
ついても同様に、スタツクポインタ２６により指
定されるループ回数スタツクメモリ２３内のワー
ドに入力ポート１２からのループ回数データN1
を書き込むようなスタツクのプツシユ操作が行な
われる。
合に、プログラムが第１のループの開始アドレス
A1に達し、このA1行のマイクロ命令によりルー
プ開始動作が行なわれる。すなわち、命令解釈ブ
ロツク１６にループ開始命令が供給されて解釈さ
れることにより、第４図の太線に示すように、マ
ルチプレクサ１１においてプログラムカウンタ１
５からのアドレスA1＋１の出力が選択されると
ともに、スタツクポインタ２５により指定される
リターンアドレススタツクメモリ１４内のワード
に上記アドレスデータA1＋１が書き込まれる。
これは、スタツクのプツシユ操作であり、メモリ
への書き込み動作と同時にスタツクポインタが例
えばインクリメントされる。また、ループ回数に
ついても同様に、スタツクポインタ２６により指
定されるループ回数スタツクメモリ２３内のワー
ドに入力ポート１２からのループ回数データN1
を書き込むようなスタツクのプツシユ操作が行な
われる。
次に、プログラムが第２のループ開始アドレス
A2に達すると、第５図の太線に示すように、命
令解釈ブロツク１６にループ開始命令が供給され
ることに応じて、リターンアドレススタツクメモ
リ１４にプログラムカウンタ１５からのアドレス
A2＋１がプツシユされ、ループ回数スタツクメ
モリ２３に入力ポート１２からのループ回数N2
がプツシユされるとともに、マルチプレクサ１１
はプログラムカウンタ１５からのアドレスA2＋
１を選択して出力する。なおこのとき、各スタツ
クポインタ２５，２６は、第４図に示す状態より
それぞれ１だけ例えばインクリメントされたアド
レスの各スタツクメモリ１４，２３のワードをそ
れぞれ指定する。
A2に達すると、第５図の太線に示すように、命
令解釈ブロツク１６にループ開始命令が供給され
ることに応じて、リターンアドレススタツクメモ
リ１４にプログラムカウンタ１５からのアドレス
A2＋１がプツシユされ、ループ回数スタツクメ
モリ２３に入力ポート１２からのループ回数N2
がプツシユされるとともに、マルチプレクサ１１
はプログラムカウンタ１５からのアドレスA2＋
１を選択して出力する。なおこのとき、各スタツ
クポインタ２５，２６は、第４図に示す状態より
それぞれ１だけ例えばインクリメントされたアド
レスの各スタツクメモリ１４，２３のワードをそ
れぞれ指定する。
次に、第２のループの終了アドレスA3に達し
たときには、命令解釈ブロツク１６に例えばルー
プ終了命令が送られ、第６図の太線に示すよう
に、ループ回数スタツクメモリ２３からのループ
回数データN2がポツプされてデクリメンタ２７
に送られる。デクリメンタ２７は、このデータ
N2を１減算してゼロ検出器２８に送り、ゼロ検
出器２８はN2−１がゼロか否かを判別する。ゼ
ロ検出器２８からの検出出力は命令解釈ブロツク
１６に送られ、非ゼロのときは第６図のような動
作制御を、またゼロのときには第７図のような動
作制御をそれぞれ行なう。
たときには、命令解釈ブロツク１６に例えばルー
プ終了命令が送られ、第６図の太線に示すよう
に、ループ回数スタツクメモリ２３からのループ
回数データN2がポツプされてデクリメンタ２７
に送られる。デクリメンタ２７は、このデータ
N2を１減算してゼロ検出器２８に送り、ゼロ検
出器２８はN2−１がゼロか否かを判別する。ゼ
ロ検出器２８からの検出出力は命令解釈ブロツク
１６に送られ、非ゼロのときは第６図のような動
作制御を、またゼロのときには第７図のような動
作制御をそれぞれ行なう。
すなわち、上記減算データN2−１が非ゼロの
場合には、第６図に示すように、減算データを第
２ループ回数データとして（N2＝N2−１）ルー
プ回数スタツクメモリ２３にプツシユするととも
に、マルチプレクサ１１によりスタツクメモリ１
４からのリターンアドレスA2＋１を選択して出
力し、次のステツプでアドレスA2＋１に戻るよ
うにプログラムの進行を制御する。したがつて、
第２のループ処理プログラムが１回実行される毎
にループ回数データN2は１ずつ減算され、ルー
プ回数スタツクメモリ２３内の同じワードに書き
込まれる。
場合には、第６図に示すように、減算データを第
２ループ回数データとして（N2＝N2−１）ルー
プ回数スタツクメモリ２３にプツシユするととも
に、マルチプレクサ１１によりスタツクメモリ１
４からのリターンアドレスA2＋１を選択して出
力し、次のステツプでアドレスA2＋１に戻るよ
うにプログラムの進行を制御する。したがつて、
第２のループ処理プログラムが１回実行される毎
にループ回数データN2は１ずつ減算され、ルー
プ回数スタツクメモリ２３内の同じワードに書き
込まれる。
そして、第２のループ処理がN2（初期値）回実
行されたとき、すなわちループ制御変数としての
N2−１がゼロとなつたときには、ゼロ検出器２
８からの検出出力に応じて命令解釈ブロツク１６
は、第７図に示すように、マルチプレクサ１１に
よりマイクロプログラムカウンタ１５からのアド
レスA3＋１を選択して出力し、次のステツプで
はプログラムメモリ上での次のアドレスA3＋１
に進むように制御する。なお、第７図において
は、アドレスA3の命令実行の際のループ回数ス
タツクメモリ２３をポツプした後のデータの流れ
を太線で示しており、スタツクメモリ２３及びス
タツクポインタ２６へのポツプ制御信号の流れを
省略している。この場合、スタツクメモリ２３は
ポツプ操作されたまま、デクリメンタ２７の減算
データのプツシユ操作は行なわれず、スタツクポ
インタ２６は第１ループ回数N1の記憶されたワ
ードを指示している。
行されたとき、すなわちループ制御変数としての
N2−１がゼロとなつたときには、ゼロ検出器２
８からの検出出力に応じて命令解釈ブロツク１６
は、第７図に示すように、マルチプレクサ１１に
よりマイクロプログラムカウンタ１５からのアド
レスA3＋１を選択して出力し、次のステツプで
はプログラムメモリ上での次のアドレスA3＋１
に進むように制御する。なお、第７図において
は、アドレスA3の命令実行の際のループ回数ス
タツクメモリ２３をポツプした後のデータの流れ
を太線で示しており、スタツクメモリ２３及びス
タツクポインタ２６へのポツプ制御信号の流れを
省略している。この場合、スタツクメモリ２３は
ポツプ操作されたまま、デクリメンタ２７の減算
データのプツシユ操作は行なわれず、スタツクポ
インタ２６は第１ループ回数N1の記憶されたワ
ードを指示している。
また、これら第６図、第７図において、リター
ンアドレススタツクメモリ１４やスタツクポイン
タ２５への制御信号の流れも図示を省略している
が、第６図の場合には、スタツクポインタ２５の
値を変化させずにスタツクメモリ１４の読み出し
のみを行ない、第７図の場合には、スタツクポイ
ンタ２５の値のみを例えばデクリメントするか、
あるいはマルチプレクサ１１がカウンタ１５を選
択していることよりポツプ操作を行なつてもよ
い。
ンアドレススタツクメモリ１４やスタツクポイン
タ２５への制御信号の流れも図示を省略している
が、第６図の場合には、スタツクポインタ２５の
値を変化させずにスタツクメモリ１４の読み出し
のみを行ない、第７図の場合には、スタツクポイ
ンタ２５の値のみを例えばデクリメントするか、
あるいはマルチプレクサ１１がカウンタ１５を選
択していることよりポツプ操作を行なつてもよ
い。
すなわち、このようなループの終了アドレス
A3におけるスタツク操作について説明すると、
ループ回数スタツクメモリ２３に関しては、先ず
常にデクリメンタ２７にデータをポツプし、デク
リメント後のゼロ検出器２８からの検出出力に応
じて、非ゼロのときのみ上記減算データをプツシ
ユする。したがつて、減算データがゼロとなる
N2回ループ終了時には、上記ポツプのみが行な
われ、スタツクポインタ２６は第１のループ回数
N1のデータが記憶されているワードを指示して
いる。また、リターンアドレススタツクメモリ１
４に関しては、上記減算データが非ゼロのときに
はスタツクポインタ２５の値は変化せず、スタツ
クメモリ１４のアドレスデータA2＋１が読み出
され、また上記減算データがゼロのときにはスタ
ツクポインタ２５の値が例えばデクリメントされ
て、アドレスデータA1＋１が記憶されているワ
ードが指示される。
A3におけるスタツク操作について説明すると、
ループ回数スタツクメモリ２３に関しては、先ず
常にデクリメンタ２７にデータをポツプし、デク
リメント後のゼロ検出器２８からの検出出力に応
じて、非ゼロのときのみ上記減算データをプツシ
ユする。したがつて、減算データがゼロとなる
N2回ループ終了時には、上記ポツプのみが行な
われ、スタツクポインタ２６は第１のループ回数
N1のデータが記憶されているワードを指示して
いる。また、リターンアドレススタツクメモリ１
４に関しては、上記減算データが非ゼロのときに
はスタツクポインタ２５の値は変化せず、スタツ
クメモリ１４のアドレスデータA2＋１が読み出
され、また上記減算データがゼロのときにはスタ
ツクポインタ２５の値が例えばデクリメントされ
て、アドレスデータA1＋１が記憶されているワ
ードが指示される。
次に、第１のループの終了アドレスA4に達し
たときには、上記アドレスA3に達したときと同
様に、ループ回数N1がスタツクメモリ２３より
デクリメンタ２７にポツプされ、１減算されてゼ
ロ検出器２８でゼロか否かが判別され、非ゼロの
ときは減算データをスタツクメモリ２３にプツシ
ユするとともに、マルチプレクサ１１がスタツク
メモリ１４からのリターンアドレスA1＋１を選
択して、次のステツプでアドレスA1＋１に戻る。
また、第１のループがN1回実行されて上記減算
データがゼロとなるときには、マルチプレクサ１
１がプログラムカウンタ１５からのアドレスA4
＋１を選択し、次のステツプでアドレスA4＋１
に進む。
たときには、上記アドレスA3に達したときと同
様に、ループ回数N1がスタツクメモリ２３より
デクリメンタ２７にポツプされ、１減算されてゼ
ロ検出器２８でゼロか否かが判別され、非ゼロの
ときは減算データをスタツクメモリ２３にプツシ
ユするとともに、マルチプレクサ１１がスタツク
メモリ１４からのリターンアドレスA1＋１を選
択して、次のステツプでアドレスA1＋１に戻る。
また、第１のループがN1回実行されて上記減算
データがゼロとなるときには、マルチプレクサ１
１がプログラムカウンタ１５からのアドレスA4
＋１を選択し、次のステツプでアドレスA4＋１
に進む。
以上のようにして、第１のループについては
N1回、第２のループについては第１のループの
各回毎にN2回（全体としてN1×N2回）の実行が
それぞれなされる。
N1回、第２のループについては第１のループの
各回毎にN2回（全体としてN1×N2回）の実行が
それぞれなされる。
このような２重ループ処理を行なわせるための
マイクロプログラムとしては、上記各アドレス
A1，A2の各ステツプにループ開始命令をそれぞ
れのループ回数N1，N2とともに設け、上記各ア
ドレスA3，A4の各ステツプにループ終了命令を
設けるだけでよく、ループ回数やリターンアドレ
スのメモリ書き込み、読み出し操作、及びデクリ
メント操作等を含むループ動作制御については、
プログラム制御回路１内部の主として命令解釈ブ
ロツク１６により上記ループ開始命令やループ終
了命令に応じて実行されるため、マイクロプログ
ラムの負担が大幅に軽減される。したがつて、マ
イクロプログラムのステツプ数やマイクロプログ
ラムメモリのワード数が少なくてすみ、そのアド
レシングのためのビツト数も少なくできる。しか
も、ループ回数やリターンアドレスを記憶するた
めのメモリがプログラム制御回路１内部に設けら
れており、外付けハードウエアが不要になるとと
もに、１ステツプでループ開始やループ終了が各
動作が行なえるため、処理時間を大幅に短縮でき
る。
マイクロプログラムとしては、上記各アドレス
A1，A2の各ステツプにループ開始命令をそれぞ
れのループ回数N1，N2とともに設け、上記各ア
ドレスA3，A4の各ステツプにループ終了命令を
設けるだけでよく、ループ回数やリターンアドレ
スのメモリ書き込み、読み出し操作、及びデクリ
メント操作等を含むループ動作制御については、
プログラム制御回路１内部の主として命令解釈ブ
ロツク１６により上記ループ開始命令やループ終
了命令に応じて実行されるため、マイクロプログ
ラムの負担が大幅に軽減される。したがつて、マ
イクロプログラムのステツプ数やマイクロプログ
ラムメモリのワード数が少なくてすみ、そのアド
レシングのためのビツト数も少なくできる。しか
も、ループ回数やリターンアドレスを記憶するた
めのメモリがプログラム制御回路１内部に設けら
れており、外付けハードウエアが不要になるとと
もに、１ステツプでループ開始やループ終了が各
動作が行なえるため、処理時間を大幅に短縮でき
る。
なお、本発明は上記実施例のみに限定されるも
のではなく、例えば３重以上の多重ループの処理
についても同様に、簡潔なプログラムで短時間で
実行できる。また、プログラム制御回路（プログ
ラムコントローラ）の使用例は第２図のものに限
定されない。
のではなく、例えば３重以上の多重ループの処理
についても同様に、簡潔なプログラムで短時間で
実行できる。また、プログラム制御回路（プログ
ラムコントローラ）の使用例は第２図のものに限
定されない。
本発明に係るプログラム制御回路によれば、多
重ループを含むプログラムの場合に、各ループ回
数をプログラム制御回路内のループ回数スタツク
メモリに記憶させておくことができるため、プロ
グラム制御回路外部のメモリ等を利用する必要が
なく、プログラムが簡潔になりステツプ数が大幅
に短縮され、プログラムメモリの容量も少なくて
すむためこれをアクセスするためのアドレスのビ
ツト数を減らすことができ、しかも処理時間を短
縮できる。
重ループを含むプログラムの場合に、各ループ回
数をプログラム制御回路内のループ回数スタツク
メモリに記憶させておくことができるため、プロ
グラム制御回路外部のメモリ等を利用する必要が
なく、プログラムが簡潔になりステツプ数が大幅
に短縮され、プログラムメモリの容量も少なくて
すむためこれをアクセスするためのアドレスのビ
ツト数を減らすことができ、しかも処理時間を短
縮できる。
第１図は本発明に係るプログラム制御回路の一
実施例を示すブロツク回路図、第２図は第１図の
プログラム制御回路の使用例を示すブロツク図、
第３図は２重ループを示すプログラムのアドレス
及びスタツクメモリ内容を示す図、第４図ないし
第７図は第１図の回路の動作を説明するための図
である。 １……プログラム制御回路、２……マイクロプ
ログラムメモリ、１１……マルチプレクサ、１２
……入力ポート、１４……リターンアドレススタ
ツクメモリ、１５……マイクロプログラムカウン
タ、１６……命令解釈ブロツク、１８……出力ポ
ート、２１……インクリメンタ、２３……ループ
回数スタツクメモリ、２５，２６……スタツクポ
インタ、２７……デクリメンタ、２８……ゼロ検
出器。
実施例を示すブロツク回路図、第２図は第１図の
プログラム制御回路の使用例を示すブロツク図、
第３図は２重ループを示すプログラムのアドレス
及びスタツクメモリ内容を示す図、第４図ないし
第７図は第１図の回路の動作を説明するための図
である。 １……プログラム制御回路、２……マイクロプ
ログラムメモリ、１１……マルチプレクサ、１２
……入力ポート、１４……リターンアドレススタ
ツクメモリ、１５……マイクロプログラムカウン
タ、１６……命令解釈ブロツク、１８……出力ポ
ート、２１……インクリメンタ、２３……ループ
回数スタツクメモリ、２５，２６……スタツクポ
インタ、２７……デクリメンタ、２８……ゼロ検
出器。
Claims (1)
- 【特許請求の範囲】 １ プログラムメモリに記憶されたプログラムの
読み出し順序を制御するためのプログラム制御回
路において、 上記プログラムメモリをアクセスするためのア
ドレスを出力する出力ポートと、 この出力アドレスを１加算して出力するための
プログラムカウンタと、 このプログラムカウンタからのアドレスを記憶
するリターンアドレススタツクメモリと、 入力ポートからのループ回数を記憶するための
ループ回数スタツクメモリと、 このループ回数スタツクメモリに記憶されたル
ープ回数を１減算するデクリメンタと、 このデクリメンタでの減算値がゼロとなつたか
否かを検出するゼロ検出器と、 読み出されたプログラムの命令を解釈して各部
の動作を制御する命令解釈手段と、 この命令解釈手段からのリターンアドレススタ
ツク操作命令に応じて上記リターンアドレススタ
ツクメモリのメモリワードを指示するスタツクポ
インタと、 上記命令解釈手段からのループ回数スタツク操
作命令に応じて上記ループ回数スタツクメモリの
メモリワードを指示するスタツクポインタと、 上記命令解釈手段により切換制御され、少なく
とも上記プログラムカウンタからのアドレス及び
上記リターンアドレススタツクメモリからのリタ
ーンアドレスのいずれかを選択して上記出力ポー
トより出力するマルチプレクサとを具備して成る
ことを特徴とするプログラム制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58129221A JPS6020242A (ja) | 1983-07-15 | 1983-07-15 | プログラム制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58129221A JPS6020242A (ja) | 1983-07-15 | 1983-07-15 | プログラム制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6020242A JPS6020242A (ja) | 1985-02-01 |
| JPH0447851B2 true JPH0447851B2 (ja) | 1992-08-05 |
Family
ID=15004135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58129221A Granted JPS6020242A (ja) | 1983-07-15 | 1983-07-15 | プログラム制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020242A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61259339A (ja) * | 1985-05-13 | 1986-11-17 | Hitachi Ltd | シ−ケンス制御装置 |
| JPS62169232A (ja) * | 1986-01-22 | 1987-07-25 | Oki Electric Ind Co Ltd | 信号処理プロセツサ |
| JPH0679271B2 (ja) * | 1987-04-24 | 1994-10-05 | 株式会社日立製作所 | ル−プ制御回路 |
| JPS6458023A (en) * | 1987-08-28 | 1989-03-06 | Ricoh Kk | Microprogram controller |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56140444A (en) * | 1980-04-03 | 1981-11-02 | Nec Corp | Microprogram control system |
| US4450525A (en) * | 1981-12-07 | 1984-05-22 | Ibm Corporation | Control unit for a functional processor |
-
1983
- 1983-07-15 JP JP58129221A patent/JPS6020242A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6020242A (ja) | 1985-02-01 |
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