JPS6020242A - プログラム制御回路 - Google Patents
プログラム制御回路Info
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- JPS6020242A JPS6020242A JP58129221A JP12922183A JPS6020242A JP S6020242 A JPS6020242 A JP S6020242A JP 58129221 A JP58129221 A JP 58129221A JP 12922183 A JP12922183 A JP 12922183A JP S6020242 A JPS6020242 A JP S6020242A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔却業上の利用分野〕
本発明は、プログラム制御回路に関し、特に、マイクロ
プログラム論理方式のプロセッサシステムに用いられる
いわゆるアドレスシーケンサとしてのプログラム制御回
路に関する。
プログラム論理方式のプロセッサシステムに用いられる
いわゆるアドレスシーケンサとしてのプログラム制御回
路に関する。
マイクロプログラム論理方式のプロセッサシステム又は
マイクロコンピュータにおいては、マイクロプログラム
メモリにＮ’ｒ２ ａ！されたマ・イクロ命令を所定の
順序に従ってＭｔ、み出すためのプログラム制御回路（
あるいはプログラムコントロール回路、アドレスシーケ
ンサ）が用いられている。このプログラム制御回路とし
て、最も単純には、アドレスを順次ｌずつインクリメン
トするいわゆるアドレスカウンタが挙げられるが、さら
に、読み出されたマイクロ命令の内容や演算結果等に応
じてプログラムの進行を制御する機能を備えたものが一
般に用いられている。
マイクロコンピュータにおいては、マイクロプログラム
メモリにＮ’ｒ２ ａ！されたマ・イクロ命令を所定の
順序に従ってＭｔ、み出すためのプログラム制御回路（
あるいはプログラムコントロール回路、アドレスシーケ
ンサ）が用いられている。このプログラム制御回路とし
て、最も単純には、アドレスを順次ｌずつインクリメン
トするいわゆるアドレスカウンタが挙げられるが、さら
に、読み出されたマイクロ命令の内容や演算結果等に応
じてプログラムの進行を制御する機能を備えたものが一
般に用いられている。
ところで、このようなプログラム制御回路を用いてプロ
グラムのループ制御を行なう場合に、ループ回数やリタ
ーンアドレスを一時的に記１．はするためのメモリが必
要とされるが、従来のプログラム制ｊ；１１回路内には
、ループ回数管理用の１個のレジスタや数ワード程度の
スタックメモリが設けられているのみである。したがっ
て、１重ループのプログラムのプログラム制御は行なえ
るが、２重以上の多重ループは１ｆ１゛Ｊ単には行なえ
ず、プログラム制御回路外部に、ループ回数やリターン
アドレスを記憶するメモリ、ループ回数の値を変化させ
る手段、及びループ回数とリターンアドレスとをプログ
シム制御回路に再ロードする手段等が必要となる。この
ため、ハードウェアが繁・；亜化したシ、マイクロプロ
グラムのステップ数が著しく■着力１１シたりする欠点
が生じ、また処理速度が低下するという不都合も生じて
いた。
グラムのループ制御を行なう場合に、ループ回数やリタ
ーンアドレスを一時的に記１．はするためのメモリが必
要とされるが、従来のプログラム制ｊ；１１回路内には
、ループ回数管理用の１個のレジスタや数ワード程度の
スタックメモリが設けられているのみである。したがっ
て、１重ループのプログラムのプログラム制御は行なえ
るが、２重以上の多重ループは１ｆ１゛Ｊ単には行なえ
ず、プログラム制御回路外部に、ループ回数やリターン
アドレスを記憶するメモリ、ループ回数の値を変化させ
る手段、及びループ回数とリターンアドレスとをプログ
シム制御回路に再ロードする手段等が必要となる。この
ため、ハードウェアが繁・；亜化したシ、マイクロプロ
グラムのステップ数が著しく■着力１１シたりする欠点
が生じ、また処理速度が低下するという不都合も生じて
いた。
本発明は、上述の実ｔＮ Ｋ ｆｌｉｊｉｉみ、複数の
ループ回数データ及び複数のリターンアドレスを格、ｉ
ｌ’ｌするメモリを内部に有し、多重ループのプログラ
ムを簡単かつ高速に実行可能とするようなプログラム制
御回路の提供を目的とする。
ループ回数データ及び複数のリターンアドレスを格、ｉ
ｌ’ｌするメモリを内部に有し、多重ループのプログラ
ムを簡単かつ高速に実行可能とするようなプログラム制
御回路の提供を目的とする。
本発明に係るプログラム制１４１１１回路は、プログラ
ムメモリに記憶されたプログラムの読み出しｌｌ１（１
序を制御するためのプログラム制御回路において、上記
プログラムメモリをアクセスするためのアドレスを出力
する出力ポートと、この出力アドレスを１加算して出力
するためのプログラムカウンタと、このプログラムカウ
ンタからのアドレスを記憶するリターンアドレススタッ
クメモリと、入力ボートからのループ回数を記憶するた
めのループ回数スタックメモリと、このループ回数スタ
ックメモリに記憶されたループ回数を１減）１１するデ
クリメンタと、このデクリメンタでの減算値がゼロとな
ったか否かを検出するゼロ検出器と、んＣみ出されたプ
ログラムの命令を解釈して各部の動作を制御する命令１
１ｙｌ釈手段と、この命令解釈手段によシ切換制御され
、少なくとも上記プログラムカウンタからのアドレス及
び上記リターンアドレススタックメモリからのリターン
アドレスのいずれかを選択して上記出力ポートよシ出力
するマルチプレクサとを具１ｉｉｉ Ｌ、て成ることを
１ｈ倣としている。
ムメモリに記憶されたプログラムの読み出しｌｌ１（１
序を制御するためのプログラム制御回路において、上記
プログラムメモリをアクセスするためのアドレスを出力
する出力ポートと、この出力アドレスを１加算して出力
するためのプログラムカウンタと、このプログラムカウ
ンタからのアドレスを記憶するリターンアドレススタッ
クメモリと、入力ボートからのループ回数を記憶するた
めのループ回数スタックメモリと、このループ回数スタ
ックメモリに記憶されたループ回数を１減）１１するデ
クリメンタと、このデクリメンタでの減算値がゼロとな
ったか否かを検出するゼロ検出器と、んＣみ出されたプ
ログラムの命令を解釈して各部の動作を制御する命令１
１ｙｌ釈手段と、この命令解釈手段によシ切換制御され
、少なくとも上記プログラムカウンタからのアドレス及
び上記リターンアドレススタックメモリからのリターン
アドレスのいずれかを選択して上記出力ポートよシ出力
するマルチプレクサとを具１ｉｉｉ Ｌ、て成ることを
１ｈ倣としている。
〔実１＊ １＋す〕
」ソ下、本発明に係るプログラム制御回路の好′ましい
一実極例について、図面を参照しながら説明する。
一実極例について、図面を参照しながら説明する。
第１図は、本発明の一実施例としてのプログラム制御回
路１の内部鵠成を示すブロック図であり、第２図はこの
プログラム制御回路１を用いて甫成すレ７＋ マ・（ク
ロコンピユータの要部を示すブロック図である。これら
の第１図および第２図において、プログラム制御回路１
は、マイクロプログラムメモリ２に記憶されているマイ
クロ命令の実行＋１ｉ１序を制御するために、このマイ
クロプログラムメモリ２の読み出しアドレスを出力する
ものであり、プログラム制ｆ、’１ｌ１１回路１の内部
では、マルチブレクリ１１により例えば４１’ｌｉ ；
」’ｉ （４系にｉｃ ）のアドレスデータのうちの１
つを選択して出力するようにしている。すなわち、マル
チプレクリ゛１１には、入力ボート１２からの直接的な
アドレスｊ′−夕と、先行するマイクロ命令にてレジス
タ１３に格納されｆ呆１′！ｉされているアドレスデー
タと、リターンアドレススタックメモリ１４からのリタ
ーンアドレスデータと、マイクロプログラムカウンタ１
５からの順次ｉずつインクリメントされるアドレスデー
タとが供給されており、この−マルチプレクサ１１は、
命令解釈ブロック１６からの選択制御信号に応じて上記
４棟類のアドレスデータのうちの１つを選択し、バッフ
ァゲート１７を介して出力ポート１８に送る。
路１の内部鵠成を示すブロック図であり、第２図はこの
プログラム制御回路１を用いて甫成すレ７＋ マ・（ク
ロコンピユータの要部を示すブロック図である。これら
の第１図および第２図において、プログラム制御回路１
は、マイクロプログラムメモリ２に記憶されているマイ
クロ命令の実行＋１ｉ１序を制御するために、このマイ
クロプログラムメモリ２の読み出しアドレスを出力する
ものであり、プログラム制ｆ、’１ｌ１１回路１の内部
では、マルチブレクリ１１により例えば４１’ｌｉ ；
」’ｉ （４系にｉｃ ）のアドレスデータのうちの１
つを選択して出力するようにしている。すなわち、マル
チプレクリ゛１１には、入力ボート１２からの直接的な
アドレスｊ′−夕と、先行するマイクロ命令にてレジス
タ１３に格納されｆ呆１′！ｉされているアドレスデー
タと、リターンアドレススタックメモリ１４からのリタ
ーンアドレスデータと、マイクロプログラムカウンタ１
５からの順次ｉずつインクリメントされるアドレスデー
タとが供給されており、この−マルチプレクサ１１は、
命令解釈ブロック１６からの選択制御信号に応じて上記
４棟類のアドレスデータのうちの１つを選択し、バッフ
ァゲート１７を介して出力ポート１８に送る。
マイクログログジムカウンタ１５は、インクリメンタ２
１からの出力データを、クロック人プハ：に子２２から
のクロックパルスに応じて取シｉΔみ出力するような
ｆＵｊのラッチあるいはレジスタであり、このマイクロ
プログラムカウンタ１５から出力されたカウントアドレ
スデータは、上記マルチプレクサ１１のみならず上記リ
ターンアドレスのスタックメモリ１４のデータ入力端子
に供給されている。ここで、クロック入力端子２２に入
力されるクロックパルスは、上記マイクロプログラムカ
ウンタ１５の他に、リターンアドレススタックメモリ１
４、ループ回数スタックメモリ２３、これらの各スタッ
クメモリのスタックポインタ２５．２６、デクリメンタ
２１、及びレジスタ１３に供給されて訃シ、上記マイク
ロ面令読み出しのクロンクサイクルを決定する。インク
リメンタ２１は、マルチプレクサ１１からの出力データ
を１だけ増加して（インクリメントして）マイクロプロ
グラムカウンタ１５に送る。リターンアドレスのスタッ
クメモリ１４は、命令解釈ブロック１６からのリターン
アドレススタック操作命令に応じて、マイクロプログラ
ムカウンタ１５からのカウントアドレスデータをスタッ
クポインタ２５により指示されるメモリワードに店、き
込み、あるいはスタックポインタ２５により指示される
メモリワードの内容を読み出してマルチプレクサ１１に
送る。スタックポインタ２５は、上記リターンアドレス
スタック操作命令であるｌ＋１１えばブツシュ、ポツプ
命令に応じて、ポインタ１１ト１を・インクリメントあ
るいはデクリメントし、スタックメモリ１４に対してデ
ータをいわゆるラストイン・ファーストアウト制御する
。この他、スタックポインタラ変化させずにリターンア
ドレスを３丸み出すこともできる。
１からの出力データを、クロック人プハ：に子２２から
のクロックパルスに応じて取シｉΔみ出力するような
ｆＵｊのラッチあるいはレジスタであり、このマイクロ
プログラムカウンタ１５から出力されたカウントアドレ
スデータは、上記マルチプレクサ１１のみならず上記リ
ターンアドレスのスタックメモリ１４のデータ入力端子
に供給されている。ここで、クロック入力端子２２に入
力されるクロックパルスは、上記マイクロプログラムカ
ウンタ１５の他に、リターンアドレススタックメモリ１
４、ループ回数スタックメモリ２３、これらの各スタッ
クメモリのスタックポインタ２５．２６、デクリメンタ
２１、及びレジスタ１３に供給されて訃シ、上記マイク
ロ面令読み出しのクロンクサイクルを決定する。インク
リメンタ２１は、マルチプレクサ１１からの出力データ
を１だけ増加して（インクリメントして）マイクロプロ
グラムカウンタ１５に送る。リターンアドレスのスタッ
クメモリ１４は、命令解釈ブロック１６からのリターン
アドレススタック操作命令に応じて、マイクロプログラ
ムカウンタ１５からのカウントアドレスデータをスタッ
クポインタ２５により指示されるメモリワードに店、き
込み、あるいはスタックポインタ２５により指示される
メモリワードの内容を読み出してマルチプレクサ１１に
送る。スタックポインタ２５は、上記リターンアドレス
スタック操作命令であるｌ＋１１えばブツシュ、ポツプ
命令に応じて、ポインタ１１ト１を・インクリメントあ
るいはデクリメントし、スタックメモリ１４に対してデ
ータをいわゆるラストイン・ファーストアウト制御する
。この他、スタックポインタラ変化させずにリターンア
ドレスを３丸み出すこともできる。
次に、ループ回数スタックメモリ２３は、複数のループ
回数データを記憶可能な複数ワードを、１］し、命令’
、％釈ブロブロックからのループ回数スタック操作命令
に応じて、入力ボート１２からのループ（ロ）数データ
をスタックポインタ２６により指示されるメモリワード
に書き込み、あるいはスタックポインタ２６により１旨
示されるメモリワードの内容をデクリメンタ２７に送り
ｌだり減算（デクリメント）して再び当該メモリワード
に椙キ込む。このときのデクリメント操作は、命令解釈
ブロックからのデクリメント操作命令に応じて行なわれ
る。さらに、デクリメント２７においてデクリメントさ
れた値はゼロ検出器２８に送られ、ゼロとなったときに
ゼロ検出出力が命令解釈ブロック１６に送られる。なお
、ループ回数スタックメモリ２３も、スタックポインタ
２６の値のインクリメント、デクリメント動作を伴なっ
た書き込み、読み出し操作であるブツシュ、ポツプ操作
が可能であることは勿論である。
回数データを記憶可能な複数ワードを、１］し、命令’
、％釈ブロブロックからのループ回数スタック操作命令
に応じて、入力ボート１２からのループ（ロ）数データ
をスタックポインタ２６により指示されるメモリワード
に書き込み、あるいはスタックポインタ２６により１旨
示されるメモリワードの内容をデクリメンタ２７に送り
ｌだり減算（デクリメント）して再び当該メモリワード
に椙キ込む。このときのデクリメント操作は、命令解釈
ブロックからのデクリメント操作命令に応じて行なわれ
る。さらに、デクリメント２７においてデクリメントさ
れた値はゼロ検出器２８に送られ、ゼロとなったときに
ゼロ検出出力が命令解釈ブロック１６に送られる。なお
、ループ回数スタックメモリ２３も、スタックポインタ
２６の値のインクリメント、デクリメント動作を伴なっ
た書き込み、読み出し操作であるブツシュ、ポツプ操作
が可能であることは勿論である。
ところで、プログラム制御回路１の出力ボート１８から
のアドレスデータによりマイクロプログラムメモリ２か
ら読み出されたマイクロ命令は、１ワード例えば数十ビ
ットで構成され、この１７−ド中に°段数の命令を含ん
でいる。この読み出されたマイクロ命令は、パイプライ
ンレジスタ３を介して各命令実行ユニット、例えばＡＬ
Ｕｅ論理演算ユニット）４、乗算器、データメモ１ハコ
ントロールバス等に送られ、また一部がプログラム制御
回路１の命令解釈ブロック１６の命令入力端子１９ａに
送られる。さらに、マイクロ命令中のループ回数やサブ
ルーチン先頭アドレス等のデータは、上記入力ボート１
２を介してプログラム制御回路１内に取り込まれる。こ
の他、ＡＬＵ４における演算に応じたコンディションコ
ードが、プログラム制御回路１の命令）ψ「釈ブロック
１６のコンディションコード入力端子’１９ｂに送られ
る。
のアドレスデータによりマイクロプログラムメモリ２か
ら読み出されたマイクロ命令は、１ワード例えば数十ビ
ットで構成され、この１７−ド中に°段数の命令を含ん
でいる。この読み出されたマイクロ命令は、パイプライ
ンレジスタ３を介して各命令実行ユニット、例えばＡＬ
Ｕｅ論理演算ユニット）４、乗算器、データメモ１ハコ
ントロールバス等に送られ、また一部がプログラム制御
回路１の命令解釈ブロック１６の命令入力端子１９ａに
送られる。さらに、マイクロ命令中のループ回数やサブ
ルーチン先頭アドレス等のデータは、上記入力ボート１
２を介してプログラム制御回路１内に取り込まれる。こ
の他、ＡＬＵ４における演算に応じたコンディションコ
ードが、プログラム制御回路１の命令）ψ「釈ブロック
１６のコンディションコード入力端子’１９ｂに送られ
る。
以上のような構成において、多Ｍ（ループを含むプログ
ラムを実行するＪ′ツ合の各部動作について説明する。
ラムを実行するＪ′ツ合の各部動作について説明する。
第３図は、−例として、２屯ループを含むプログラムの
アドレス及び各スタックメモリ１４，２３０内容を示す
ものであり、アドレスＡ１で紀１のループが開始されて
、次のアドレスＡ□＋１及びループｌｉ−！ｌ数Ｎ１が
各スタックメモリ１４，２３にそり、ぞｉｔブツシュさ
れる。この２Ｂ １のループ処理はアドレスＡ４ まで
及んでおり、このアドレスＡ４でループ回数Ｎ工のチェ
ックを行ない、Ｎ１回に達していないときにはアドレス
Ａ、＋１に尺り、Ｎ８回に達したときには次のアドレス
Ａ、＋１に進む。これらのアドレス八〇＋１からＡ４
までの間に、第２のループ処理が含まれておシ、アドレ
スＡ２にて第２のループ処理が開始され、次のアドレス
Ａ２＋１及びループ回数Ｎ２が各スタックメモリ１４．
２３にそれぞれブツシュされる。
アドレス及び各スタックメモリ１４，２３０内容を示す
ものであり、アドレスＡ１で紀１のループが開始されて
、次のアドレスＡ□＋１及びループｌｉ−！ｌ数Ｎ１が
各スタックメモリ１４，２３にそり、ぞｉｔブツシュさ
れる。この２Ｂ １のループ処理はアドレスＡ４ まで
及んでおり、このアドレスＡ４でループ回数Ｎ工のチェ
ックを行ない、Ｎ１回に達していないときにはアドレス
Ａ、＋１に尺り、Ｎ８回に達したときには次のアドレス
Ａ、＋１に進む。これらのアドレス八〇＋１からＡ４
までの間に、第２のループ処理が含まれておシ、アドレ
スＡ２にて第２のループ処理が開始され、次のアドレス
Ａ２＋１及びループ回数Ｎ２が各スタックメモリ１４．
２３にそれぞれブツシュされる。
そして、アドレスＡ３にてループ回数Ｎ２のチェックが
なされ、ループ回数がＮ２未満のときにはアドレスＡ２
＋１に戻シ、Ｎ２に達したときにはアドレスＡ、＋１に
進む。なお、第３図の各スタックメモリ１４．２３に図
示された矢印は、上記各スタックポインタ２５．２６に
よる指示位置を示している。
なされ、ループ回数がＮ２未満のときにはアドレスＡ２
＋１に戻シ、Ｎ２に達したときにはアドレスＡ、＋１に
進む。なお、第３図の各スタックメモリ１４．２３に図
示された矢印は、上記各スタックポインタ２５．２６に
よる指示位置を示している。
このような２重ループプログラムを実行する場合に、プ
ログラムがＢＨｌのループの開始アドレスＡ１に達し、
とのＮ１行のマイクロ命令によシループ開始Ｍｉｔｔ作
が行なわれる。すなわち、命令解釈ブロック１６にルー
プ開始命令が供給されて解釈されることにより、第４図
の太線に示すように、マルチプレクサ１１においてプロ
グラムカウンタ１５からのアドレスＡ、＋１の出力が選
択されるとともに、スタックポインタ２５によシ指定さ
れるリターンアドレススタックメモリ１４内のワードに
上記アドレスデータＡ１＋１が書き込まれる。
ログラムがＢＨｌのループの開始アドレスＡ１に達し、
とのＮ１行のマイクロ命令によシループ開始Ｍｉｔｔ作
が行なわれる。すなわち、命令解釈ブロック１６にルー
プ開始命令が供給されて解釈されることにより、第４図
の太線に示すように、マルチプレクサ１１においてプロ
グラムカウンタ１５からのアドレスＡ、＋１の出力が選
択されるとともに、スタックポインタ２５によシ指定さ
れるリターンアドレススタックメモリ１４内のワードに
上記アドレスデータＡ１＋１が書き込まれる。
これは、スタックのブツシュ操作であり、メモリへの書
き込み動作と同時にスタックポインタが１５・１］えば
インクリメントされる。また、ループ回数についても同
様に、スタックポインタ２６により指定されるループ回
数スタックメモリ２３内のワードに入力ポート１２から
のループ回数データＮ１を真き込むようなスタックのブ
ツシュし操作が行なわれる。
き込み動作と同時にスタックポインタが１５・１］えば
インクリメントされる。また、ループ回数についても同
様に、スタックポインタ２６により指定されるループ回
数スタックメモリ２３内のワードに入力ポート１２から
のループ回数データＮ１を真き込むようなスタックのブ
ツシュし操作が行なわれる。
次に、プログラムが第２のループ開始アドレスＡ２に達
すると、２１５５図の太線に示すように、命令解釈ブロ
ック１６にループ開始命令がＩＪｌ、給さ九ることに応
じて、リターンアドレススタックメモリ１４にプログラ
ムカウンタ１５からのアドレス八〇＋１がブツシュされ
、ループ回数スタックメモリ２３に入力ボート１２から
のループ回数Ｎ２がブツシュされるとともに、マルチプ
レクシ」１はプログラムカウンタ１５からのアドレスＡ
、＋１を選択して出力する。なおこのとき、谷スタック
ポインタ２５．２６は、纂４図に示す状！画よりそれぞ
れｌだけ例えばインクリメントされたアドレスの各スタ
ックメモリ１４．２３のワードをそれぞれＪ旨定する。
すると、２１５５図の太線に示すように、命令解釈ブロ
ック１６にループ開始命令がＩＪｌ、給さ九ることに応
じて、リターンアドレススタックメモリ１４にプログラ
ムカウンタ１５からのアドレス八〇＋１がブツシュされ
、ループ回数スタックメモリ２３に入力ボート１２から
のループ回数Ｎ２がブツシュされるとともに、マルチプ
レクシ」１はプログラムカウンタ１５からのアドレスＡ
、＋１を選択して出力する。なおこのとき、谷スタック
ポインタ２５．２６は、纂４図に示す状！画よりそれぞ
れｌだけ例えばインクリメントされたアドレスの各スタ
ックメモリ１４．２３のワードをそれぞれＪ旨定する。
次に、第２のループの終了アドレスＡ３に達したときに
は、命令解釈ブロック１６に例えばループ終了命令が送
られ、第６図の太線に示すように、ループ回数スタック
メモリ１６からのループ回数データＮ２がポツプされて
デクリメンタ２７に送られる。デクリメンタ２１は、こ
のデータＮ２を１減算してゼロ検出器２８に送り、ゼロ
検出器２ＢはＩｉ、−１がゼロか否かをＩＪ別する。ゼ
ロ検出器２８からの検出出力は命令解釈ブロック１６に
送られ、非ゼロのときは第６図のような動作制御を、ま
たゼロのときには第７図のような動作側１ｉ１１１をそ
れぞ１１行なう。
は、命令解釈ブロック１６に例えばループ終了命令が送
られ、第６図の太線に示すように、ループ回数スタック
メモリ１６からのループ回数データＮ２がポツプされて
デクリメンタ２７に送られる。デクリメンタ２１は、こ
のデータＮ２を１減算してゼロ検出器２８に送り、ゼロ
検出器２ＢはＩｉ、−１がゼロか否かをＩＪ別する。ゼ
ロ検出器２８からの検出出力は命令解釈ブロック１６に
送られ、非ゼロのときは第６図のような動作制御を、ま
たゼロのときには第７図のような動作側１ｉ１１１をそ
れぞ１１行なう。
すなわち、上記減算データＮ、−ｉが非ゼロの場合には
、第６図に示すように、減算データを第２ループ回数デ
ータとしてｃＮｔ＝Ｎｉ−ｉ）ループ回数スタックメモ
リ２３にブツシュするとともに、マルチプレクサ１１に
よりスタックメモリ１４からのリターンアドレスＡ２＋
１を選択して出力し、次のステップでアドレスＡ、、＋
１に戻るようにプログジムの進行を制御ｉｒｌする。し
／ζがって、第２のループ処理プログラムが１口実行さ
ｉｔ／ｌ）毎にループ回数データＮ、は１ずつ減算され
、ループ回数スタックメモリ２３内の同じワードに壱き
込まれる。
、第６図に示すように、減算データを第２ループ回数デ
ータとしてｃＮｔ＝Ｎｉ−ｉ）ループ回数スタックメモ
リ２３にブツシュするとともに、マルチプレクサ１１に
よりスタックメモリ１４からのリターンアドレスＡ２＋
１を選択して出力し、次のステップでアドレスＡ、、＋
１に戻るようにプログジムの進行を制御ｉｒｌする。し
／ζがって、第２のループ処理プログラムが１口実行さ
ｉｔ／ｌ）毎にループ回数データＮ、は１ずつ減算され
、ループ回数スタックメモリ２３内の同じワードに壱き
込まれる。
そして、第２のループ処理がＮ、（初期１１℃）１」実
行されたとき、すなわちループ制＋Ｊ１ ’ＩＬ数とし
てのＮ、−１がゼロとなったときには、ゼロ検出ｇ：）
２８からの検出出力に応じて命令ｈ’ｆ釈ブロブロック
は、第７図に示すように、マルチプレク゛リー１１によ
シマイクロプログラムカウンタ１５からのアドレスＡ３
＋１を選択して出力し、次のステップではプログラムメ
モリ上での次のアドレスＡ３十１に進むように制御する
。なお、第７図においては、アドレスＡ、の命令実行の
際のループ回数スタックメモリ２３をポツプした後のデ
ータの流れを太線で示しておシ、スタックメモリ２３及
びスタックポインタ２６へのポツプ制御信号のｉｌｃれ
を省略している。この場合、スタックメモリ２３はポツ
プ操作されたまま、デクリメンタ２フ０減算データのブ
ツシュ操作は行なわハず、スタックポインタ２６は第１
ループ回数Ｎ１の記憶されたワードを指示している。
行されたとき、すなわちループ制＋Ｊ１ ’ＩＬ数とし
てのＮ、−１がゼロとなったときには、ゼロ検出ｇ：）
２８からの検出出力に応じて命令ｈ’ｆ釈ブロブロック
は、第７図に示すように、マルチプレク゛リー１１によ
シマイクロプログラムカウンタ１５からのアドレスＡ３
＋１を選択して出力し、次のステップではプログラムメ
モリ上での次のアドレスＡ３十１に進むように制御する
。なお、第７図においては、アドレスＡ、の命令実行の
際のループ回数スタックメモリ２３をポツプした後のデ
ータの流れを太線で示しておシ、スタックメモリ２３及
びスタックポインタ２６へのポツプ制御信号のｉｌｃれ
を省略している。この場合、スタックメモリ２３はポツ
プ操作されたまま、デクリメンタ２フ０減算データのブ
ツシュ操作は行なわハず、スタックポインタ２６は第１
ループ回数Ｎ１の記憶されたワードを指示している。
また、これら第６図、第７図において、リターンアドレ
ススタックメモリ１４やスタックポインタ２５への制御
信号の流れも図示を省略しているが、第６図の場合には
、スタックポインタ２５の値を変化させずにスタックメ
モリ１４の読み出しのみを行ない、第７図の場合には、
スタックポインタ２５の１直のみをＶすえばデクリメン
トするが、あるいはマルチプレクサ１１がカウンタ１５
を選択していることよシボラグ操作を行なってもよい。
ススタックメモリ１４やスタックポインタ２５への制御
信号の流れも図示を省略しているが、第６図の場合には
、スタックポインタ２５の値を変化させずにスタックメ
モリ１４の読み出しのみを行ない、第７図の場合には、
スタックポインタ２５の１直のみをＶすえばデクリメン
トするが、あるいはマルチプレクサ１１がカウンタ１５
を選択していることよシボラグ操作を行なってもよい。
すなわち、このようなループ
におけるスタック操作について説明すると、ループ回数
スタックメモリ２３に関しては、先ず常にデクリメンタ
２１にデータをポツプし、デクリメント後のゼロ検出器
２８からの検出出力に応じて、非ゼロのときのみ上記減
算データをブツシュする。
スタックメモリ２３に関しては、先ず常にデクリメンタ
２１にデータをポツプし、デクリメント後のゼロ検出器
２８からの検出出力に応じて、非ゼロのときのみ上記減
算データをブツシュする。
したがって、減算データがゼロとなるＮ２回ループ終了
時には、上記ポツプのみが行なわＪ″Ｌ１Ｌ１スタツク
ポインタ２６のループ回数Ｎ，のデータが記憶されてい
るワードを指示している。また、リターンアドレススタ
ックメモリ１４に関しては、上記減算データが非ゼロの
ときにはスタックポインタ２５の値は変化せず、スタッ
クメモリ１４のアドレスデータＡ２＋１が読み出され、
また上記減算データがゼロのときにはスタックポインタ
２５の値が例えばデクリメントされて、アドレスデータ
Ａ□＋１が記憶されているワードが指示される。
時には、上記ポツプのみが行なわＪ″Ｌ１Ｌ１スタツク
ポインタ２６のループ回数Ｎ，のデータが記憶されてい
るワードを指示している。また、リターンアドレススタ
ックメモリ１４に関しては、上記減算データが非ゼロの
ときにはスタックポインタ２５の値は変化せず、スタッ
クメモリ１４のアドレスデータＡ２＋１が読み出され、
また上記減算データがゼロのときにはスタックポインタ
２５の値が例えばデクリメントされて、アドレスデータ
Ａ□＋１が記憶されているワードが指示される。
次に、第ｌのループの終了アドレス八．に達したときに
は、上記アドレスＡ３に達しプこときと同様に、ループ
回数Ｎ．がスタックメモリ２３よりデクリメンタ２７に
ポンプされ、１減算されてゼロ検出器２８でゼロか否か
が判別され、非ゼロのときは減算データをスタックメモ
リ２３にブツシュするとともに、マルチプレクサ１１が
スタックメモリ１４からのリターンアドレスＡ，＋１
を選択して、次のステップでアドレスＡ，＋１に戻る。
は、上記アドレスＡ３に達しプこときと同様に、ループ
回数Ｎ．がスタックメモリ２３よりデクリメンタ２７に
ポンプされ、１減算されてゼロ検出器２８でゼロか否か
が判別され、非ゼロのときは減算データをスタックメモ
リ２３にブツシュするとともに、マルチプレクサ１１が
スタックメモリ１４からのリターンアドレスＡ，＋１
を選択して、次のステップでアドレスＡ，＋１に戻る。
また、第１のループがＮ１回実行されて上記減算データ
がゼロとなるときには、マルチプレクサ１１がプログラ
ムカウンタ１５からのアドレス八。
がゼロとなるときには、マルチプレクサ１１がプログラ
ムカウンタ１５からのアドレス八。
＋１を選択し、次のステップで°アドレスＡ４＋１に進
む。
む。
以上のようにして、第１のループについてはＮ１回、第
２のループについては第１のループの各回毎にＮ２回（
全体としてＮＩＸＮ，回）の実行がそれぞれなされる。
２のループについては第１のループの各回毎にＮ２回（
全体としてＮＩＸＮ，回）の実行がそれぞれなされる。
このような２重ループ処理を行なわせるためのマイクロ
プログラムとしては、上記各アドレスＡＩｒＡ２の各ス
テップにループ開始命令をそれぞれのループ回数Ｎ１，
Ｎ２とともに設け、上記各アドレスＡ３，Ａ４の各ステ
ップにループ終了命令を設けるだけでよく、ループ回数
やリターンアドレスのメモリ書き込み、読み出し操作、
及びデクリメント操作等を含むループｉ助作制ｆｉｉｌ
ｌについては、プログラム制御回路１内部の主として命
令解釈ブロック１６によシ上記ループ開始命令やループ
終了茄令に尾、じて実行されるため、マ・ｆクロプログ
ラムの負担が犬１１１．１ ｖｃ軽減される。したかつ
ーＣ１ ７・ｆクロプログラムのステップ数やマイ゛り
１コブログラムメモリのワード数が少なくてすみ、その
アドレシングのためのビット数も少なくできる。しかも
、ループ回数やリターンアドレスを記憶するためのメモ
リがプログラム制御回路１内部に設けられておシ、外付
はハードウェアが不快になるとともに、ｌステップでル
ープ開始やループ終了の各動作が行なえるため、処理時
間を大幅に短縮できる。
プログラムとしては、上記各アドレスＡＩｒＡ２の各ス
テップにループ開始命令をそれぞれのループ回数Ｎ１，
Ｎ２とともに設け、上記各アドレスＡ３，Ａ４の各ステ
ップにループ終了命令を設けるだけでよく、ループ回数
やリターンアドレスのメモリ書き込み、読み出し操作、
及びデクリメント操作等を含むループｉ助作制ｆｉｉｌ
ｌについては、プログラム制御回路１内部の主として命
令解釈ブロック１６によシ上記ループ開始命令やループ
終了茄令に尾、じて実行されるため、マ・ｆクロプログ
ラムの負担が犬１１１．１ ｖｃ軽減される。したかつ
ーＣ１ ７・ｆクロプログラムのステップ数やマイ゛り
１コブログラムメモリのワード数が少なくてすみ、その
アドレシングのためのビット数も少なくできる。しかも
、ループ回数やリターンアドレスを記憶するためのメモ
リがプログラム制御回路１内部に設けられておシ、外付
はハードウェアが不快になるとともに、ｌステップでル
ープ開始やループ終了の各動作が行なえるため、処理時
間を大幅に短縮できる。
なお、本発明は上記実施例のみに限宇さｉＬるものでは
なく、例えば３重以上の多重ループの処理についても同
様に、簡潔なプログジムで短時間で実行できる。また、
プログラム制御回路（プログラムコントローラ）の使用
例は第２図のものに限定されない。
なく、例えば３重以上の多重ループの処理についても同
様に、簡潔なプログジムで短時間で実行できる。また、
プログラム制御回路（プログラムコントローラ）の使用
例は第２図のものに限定されない。
本発明に係るプログラム制御回路によれば、多重ループ
を含むプログラムの場合に、各ループ回数をプログラム
制御回路内のループ回数スタックメモリに記憶させてお
くことができるため、フ頴グラム制御１１回路外部のメ
モリ等を７利用する必要がなく、プログラムが簡潔にな
システップ数が大幅に短縮され、プログラムメモリの容
量も少なくてすむためこれをアクセスするためのアドレ
スのビット数をイ戚らすことができ、しかも処理時間を
短縮できる。
を含むプログラムの場合に、各ループ回数をプログラム
制御回路内のループ回数スタックメモリに記憶させてお
くことができるため、フ頴グラム制御１１回路外部のメ
モリ等を７利用する必要がなく、プログラムが簡潔にな
システップ数が大幅に短縮され、プログラムメモリの容
量も少なくてすむためこれをアクセスするためのアドレ
スのビット数をイ戚らすことができ、しかも処理時間を
短縮できる。
第１図は本発明に係るプログラム制御回路の一実施例を
示すブロック回路図、第２図は第１図のプログラム制モ
１１回路の使用例を示すブロック図、第３図は２５レレ
ープを示すプログラムのアドレス及びスタックメモリ内
容を示す図、第４図ないし２１７図は第１図の回路の動
作を説明するための図である。 １・・・・・・・・・プログラム制御回路２・・・・・
・・・・マイクロプログラムメモリ１１・・・・・・マ
ルチプレクサ １２・・・入力ボート １４・・・リターンアドレススタックメモリ１５・・・
マイクロプログンムカウンク１６・・・命令解釈ブロッ
ク １８・・・出力ボート ２１・・・インクリ、メンタ ２３・・・ループ回数スタックメモリ ２５．２６・・・スタックポインタ ２γ・・・デクリメンタ ２８・・・ゼロ検出器 特許出願人 ソニー株式会社 代理人 弁叩士 小 池 晃 同 ＩＢ 目 榮 − 第２図 第３図
示すブロック回路図、第２図は第１図のプログラム制モ
１１回路の使用例を示すブロック図、第３図は２５レレ
ープを示すプログラムのアドレス及びスタックメモリ内
容を示す図、第４図ないし２１７図は第１図の回路の動
作を説明するための図である。 １・・・・・・・・・プログラム制御回路２・・・・・
・・・・マイクロプログラムメモリ１１・・・・・・マ
ルチプレクサ １２・・・入力ボート １４・・・リターンアドレススタックメモリ１５・・・
マイクロプログンムカウンク１６・・・命令解釈ブロッ
ク １８・・・出力ボート ２１・・・インクリ、メンタ ２３・・・ループ回数スタックメモリ ２５．２６・・・スタックポインタ ２γ・・・デクリメンタ ２８・・・ゼロ検出器 特許出願人 ソニー株式会社 代理人 弁叩士 小 池 晃 同 ＩＢ 目 榮 − 第２図 第３図
Claims (1)
- プログラムメモリに記憶されたプログラムの読み出し順
序を制御するためのプログラム制御回路において、上記
プログラムメモリをアクセスするためのアドレスを出力
する出力ポートと、この出力アドレスを１加算して出力
するためのプログラムカウンタと、このプログラムカウ
ンタからのアドレスを記憶するリターンアドレススタッ
クメモリと、入力ポートからのループ回数を記憶するた
めのループ回数スタックメモリと、このループ回数スタ
ックメモリに記憶されたループ回数を１減算するデクリ
メンタと、このデクリメンタでの減算値がゼロとなつｌ
辷か否かを検出するゼロ検出器と、読み出されたプログ
ラムの命令を解釈して各部の動作を制御する命令解釈手
段と、この命令解釈手段によシ切洩制御され、少なくと
も上記プログラムカウンタからのアドレス及び上記リタ
ーンアドレススタックメモリからのリターンアドレスの
いずれかを選択して上記出力ポートよシ出力するマルチ
プレ・フサとを具備して成ることを！１町徴とするプロ
グジム制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58129221A JPS6020242A (ja) | 1983-07-15 | 1983-07-15 | プログラム制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58129221A JPS6020242A (ja) | 1983-07-15 | 1983-07-15 | プログラム制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6020242A true JPS6020242A (ja) | 1985-02-01 |
| JPH0447851B2 JPH0447851B2 (ja) | 1992-08-05 |
Family
ID=15004135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58129221A Granted JPS6020242A (ja) | 1983-07-15 | 1983-07-15 | プログラム制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020242A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61259339A (ja) * | 1985-05-13 | 1986-11-17 | Hitachi Ltd | シ−ケンス制御装置 |
| JPS62169232A (ja) * | 1986-01-22 | 1987-07-25 | Oki Electric Ind Co Ltd | 信号処理プロセツサ |
| JPS63268032A (ja) * | 1987-04-24 | 1988-11-04 | Hitachi Ltd | ル−プ制御回路 |
| JPS6458023A (en) * | 1987-08-28 | 1989-03-06 | Ricoh Kk | Microprogram controller |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56140444A (en) * | 1980-04-03 | 1981-11-02 | Nec Corp | Microprogram control system |
| JPS58101345A (ja) * | 1981-12-07 | 1983-06-16 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | コンピユ−タ制御装置 |
-
1983
- 1983-07-15 JP JP58129221A patent/JPS6020242A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56140444A (en) * | 1980-04-03 | 1981-11-02 | Nec Corp | Microprogram control system |
| JPS58101345A (ja) * | 1981-12-07 | 1983-06-16 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | コンピユ−タ制御装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61259339A (ja) * | 1985-05-13 | 1986-11-17 | Hitachi Ltd | シ−ケンス制御装置 |
| JPS62169232A (ja) * | 1986-01-22 | 1987-07-25 | Oki Electric Ind Co Ltd | 信号処理プロセツサ |
| JPS63268032A (ja) * | 1987-04-24 | 1988-11-04 | Hitachi Ltd | ル−プ制御回路 |
| JPS6458023A (en) * | 1987-08-28 | 1989-03-06 | Ricoh Kk | Microprogram controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0447851B2 (ja) | 1992-08-05 |
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