JPH0447855B2 - - Google Patents
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- Publication number
- JPH0447855B2 JPH0447855B2 JP59102264A JP10226484A JPH0447855B2 JP H0447855 B2 JPH0447855 B2 JP H0447855B2 JP 59102264 A JP59102264 A JP 59102264A JP 10226484 A JP10226484 A JP 10226484A JP H0447855 B2 JPH0447855 B2 JP H0447855B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- data
- bus line
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/3055—Monitoring arrangements for monitoring the status of the computing system or of the computing system component, e.g. monitoring if the computing system is on, off, available, not available
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロコンピユータ、特に１チツプ
マイクロコンピユータに関する。
マイクロコンピユータに関する。
（従来の技術）
従来、マイクロコンピユータにおいては内部状
態を監視する必要に迫られることが多いが、内部
状態の監視には多大な手間を必要としていた。
態を監視する必要に迫られることが多いが、内部
状態の監視には多大な手間を必要としていた。
第１図は従来のマイクロコンピユータの一例の
出力端子近傍の回路部分のブロツク図である。
出力端子近傍の回路部分のブロツク図である。
出力データ信号１は取込み信号３で出力ラツチ
回路２に取込まれてラツチされ、掃出し信号４に
て出力され、出力バツフア５で増幅され、出力端
子６から出力される。
回路２に取込まれてラツチされ、掃出し信号４に
て出力され、出力バツフア５で増幅され、出力端
子６から出力される。
このような回路構成では、出力端子６からは単
一の種類の信号（即ち出力データ信号１）の値の
みしか出力できない。しかも、出力ラツチ回路２
に取込む取込み信号３は内部クロツク信号により
定まつているため、取込み信号３がオンにならな
い間の出力データ信号１の変化は出力端子６には
現われない。このように、従来の構成のマイクロ
コンピユータにおいては、内部の様々なデータが
集積するバスラインのデータを充分に監視するこ
とが難しいという欠点があつた。
一の種類の信号（即ち出力データ信号１）の値の
みしか出力できない。しかも、出力ラツチ回路２
に取込む取込み信号３は内部クロツク信号により
定まつているため、取込み信号３がオンにならな
い間の出力データ信号１の変化は出力端子６には
現われない。このように、従来の構成のマイクロ
コンピユータにおいては、内部の様々なデータが
集積するバスラインのデータを充分に監視するこ
とが難しいという欠点があつた。
（発明の目的）
本発明の目的は、上記欠点を除去し、内部情報
が集中する内部バスライン上のデータと通常出力
とを、クロツクの１サイクル以内に時分割で、メ
モリに蓄積することなく出力端子から出力させる
ことを可能にする。従つてオンタイムで内部状態
の監視を容易にすることによつて製品検査工程に
おける不良品発見率を高めることができる機能を
もつマイクロコンピユータを提供することにあ
る。
が集中する内部バスライン上のデータと通常出力
とを、クロツクの１サイクル以内に時分割で、メ
モリに蓄積することなく出力端子から出力させる
ことを可能にする。従つてオンタイムで内部状態
の監視を容易にすることによつて製品検査工程に
おける不良品発見率を高めることができる機能を
もつマイクロコンピユータを提供することにあ
る。
（発明の構成）
本発明の特徴は、内部クロツク信号群と、テス
ト命令コード及びイミデイエートデータを記憶す
るインストラクシヨンレジスタと、前記テスト命
令コードを解読する命令デコーダと、出力データ
信号を一時記憶する出力ラツチ回路と、出力バツ
フアと、前記出力バツフアからの信号を出力する
出力端子とを有するマイクロコンピユータにおい
て、バスラインデータと前記出力ラツチ回路の出
力信号との時分割出力モードを決定し、且つリセ
ツト端子を有する出力モードレジスタを備え、さ
らに前記出力モードレジスタの出力信号と、前記
出力ラツチ回路の出力信号と、前記イミデイエー
トデータと、前記内部クロツク信号群とを入力す
るとともに、前記内部クロツク信号群のうち所定
の１つのクロツク信号がオンの期間は前記出力ラ
ツチ回路の出力信号を、オフの期間は前記バスラ
インデータの信号を時分割で前記出力バツフアと
前記出力端子を介して外部の周辺装置に出力する
マルチプレクサを備えるマイクロコンピユータに
ある。
ト命令コード及びイミデイエートデータを記憶す
るインストラクシヨンレジスタと、前記テスト命
令コードを解読する命令デコーダと、出力データ
信号を一時記憶する出力ラツチ回路と、出力バツ
フアと、前記出力バツフアからの信号を出力する
出力端子とを有するマイクロコンピユータにおい
て、バスラインデータと前記出力ラツチ回路の出
力信号との時分割出力モードを決定し、且つリセ
ツト端子を有する出力モードレジスタを備え、さ
らに前記出力モードレジスタの出力信号と、前記
出力ラツチ回路の出力信号と、前記イミデイエー
トデータと、前記内部クロツク信号群とを入力す
るとともに、前記内部クロツク信号群のうち所定
の１つのクロツク信号がオンの期間は前記出力ラ
ツチ回路の出力信号を、オフの期間は前記バスラ
インデータの信号を時分割で前記出力バツフアと
前記出力端子を介して外部の周辺装置に出力する
マルチプレクサを備えるマイクロコンピユータに
ある。
（実施例）
次に、本発明の実施例について図面を用いて説
明する。
明する。
第２図は本発明の一実施例のブロツク図であ
る。
る。
この実施例は、テスト命令コードを記憶する部
分とイミデイエートデータを記憶する部分とを有
するインストラクシヨンレジスタ１０と、テスト
命令コード１１を解読する命令デコーダ１４と、
内部バスラインデータ時分割出力モードを決定し
かつ解読されたテスト命令コードを一時記憶する
出力モードレジスタ１７と、出力データ信号１９
を入力して一時記憶する出力ラツチ回路２０と、
内部クロツク信号群１３とインストラクシヨンレ
ジスタ１０から出力されるイミデイエートデータ
１２と出力モードレジスタ１７から出力されるテ
スト命令コード１１と出力ラツチ回路２０から出
力される出力データとバスライン１８のデータと
を入力し内部クロツク信号群１３より一つのクロ
ツク信号を選択し、選択された一つのクロツク信
号がオンの期間だけバスライン１８のデータを選
択しオフの期間は出力ラツチ回路２０の出力デー
タを選択して時分割出力するマルチプレクサ２３
とを含んで構成される。
分とイミデイエートデータを記憶する部分とを有
するインストラクシヨンレジスタ１０と、テスト
命令コード１１を解読する命令デコーダ１４と、
内部バスラインデータ時分割出力モードを決定し
かつ解読されたテスト命令コードを一時記憶する
出力モードレジスタ１７と、出力データ信号１９
を入力して一時記憶する出力ラツチ回路２０と、
内部クロツク信号群１３とインストラクシヨンレ
ジスタ１０から出力されるイミデイエートデータ
１２と出力モードレジスタ１７から出力されるテ
スト命令コード１１と出力ラツチ回路２０から出
力される出力データとバスライン１８のデータと
を入力し内部クロツク信号群１３より一つのクロ
ツク信号を選択し、選択された一つのクロツク信
号がオンの期間だけバスライン１８のデータを選
択しオフの期間は出力ラツチ回路２０の出力デー
タを選択して時分割出力するマルチプレクサ２３
とを含んで構成される。
次に、この実施例の動作について説明する。
テスト命令が実行されるとインストラクシヨン
レジスタ１０に記憶されているテスト命令コード
１１は命令デコーダ１４で解読され、出力モード
レジスタ１７に送られる。出力モードレジスタ１
７は内部バスラインデータ時分割出力モードを決
定するレジスタで、リセツト信号１６により記憶
内容をリセツトすることにより、通常出力にする
ことが可能である。
レジスタ１０に記憶されているテスト命令コード
１１は命令デコーダ１４で解読され、出力モード
レジスタ１７に送られる。出力モードレジスタ１
７は内部バスラインデータ時分割出力モードを決
定するレジスタで、リセツト信号１６により記憶
内容をリセツトすることにより、通常出力にする
ことが可能である。
マルチプレクサ２３は、出力モードレジスタ１
７から出力される出力モード信号、インストラク
シヨンレジスタ１０から送られるイミデイエート
データ１２、バスライン１８のデータ及び内部ク
ロツク信号群１３を入し、内部クロツク信号群１
３の中からイミデイエートデータ１２で指定され
る一つのクロツク信号を選択する。これによりこ
のテスト命令が実行されるとこの選択された一つ
のクロツク信号がオンの期間だけバスライン１８
のデータを選択し、オフの期間は出力ラツチ回路
２０の出力データを選択し、時分割で出力する。
出力は出力バツフア２４で増幅され出力端子２５
から時分割出力される。
７から出力される出力モード信号、インストラク
シヨンレジスタ１０から送られるイミデイエート
データ１２、バスライン１８のデータ及び内部ク
ロツク信号群１３を入し、内部クロツク信号群１
３の中からイミデイエートデータ１２で指定され
る一つのクロツク信号を選択する。これによりこ
のテスト命令が実行されるとこの選択された一つ
のクロツク信号がオンの期間だけバスライン１８
のデータを選択し、オフの期間は出力ラツチ回路
２０の出力データを選択し、時分割で出力する。
出力は出力バツフア２４で増幅され出力端子２５
から時分割出力される。
このように構成すると、読出し専用メモリ
（ROM）、一時記憶メモリ（RAM）のアドレス
データやメモリデータ、及び論理演算処理装置
（ALU）の入出力データ等の内部の様々なデータ
が集積するバツフア１８のデータが内部クロツク
信号群のタイミング毎にモニターが可能となり、
内部状態の監視能力が向上する。
（ROM）、一時記憶メモリ（RAM）のアドレス
データやメモリデータ、及び論理演算処理装置
（ALU）の入出力データ等の内部の様々なデータ
が集積するバツフア１８のデータが内部クロツク
信号群のタイミング毎にモニターが可能となり、
内部状態の監視能力が向上する。
上記実施例では、出力端子２５は専用で表示し
たが、入出力兼用端子であつても差支えない。ま
た、マルチプレクサは一つで表示してあるが、二
つ用いて機能を分担させることもできる。
たが、入出力兼用端子であつても差支えない。ま
た、マルチプレクサは一つで表示してあるが、二
つ用いて機能を分担させることもできる。
（発明の効果）
以上詳細に説明したように、本発明によれば、
命令デコーダの出力によつて時分割出力モードを
決定する出力モードレジスタの出力モード信号が
オンのときは、イミデイエートデータの指定によ
り位相の異る複数の内部クロツク信号からなる内
部クロツク信号群の中から選択する所定の１つの
内部クロツク信号が、オンの期間は出力ラツチ回
路から出力される出力データを、オフの期間はバ
スライン上のROMとRAMのアドレスデータ及
びALUの入出力データ等を出力し、出力モード
信号がリセツトされてロウレベルのときは、通常
出力となる。従つて、時分割出力モードのときに
はクロツクの１サイクル以内に２系統のデータを
それぞれ時分割で出力端子から外部の周辺装置へ
出力することができるため、従来は難しかつたマ
イクロコンピユータ内部のデータ状態をメモリに
蓄積することなく外部からオンタイムで直接監視
することが可能となり、製品検査工程でのマイク
ロコンピユータの不良品発見率を高める効果を有
する。
命令デコーダの出力によつて時分割出力モードを
決定する出力モードレジスタの出力モード信号が
オンのときは、イミデイエートデータの指定によ
り位相の異る複数の内部クロツク信号からなる内
部クロツク信号群の中から選択する所定の１つの
内部クロツク信号が、オンの期間は出力ラツチ回
路から出力される出力データを、オフの期間はバ
スライン上のROMとRAMのアドレスデータ及
びALUの入出力データ等を出力し、出力モード
信号がリセツトされてロウレベルのときは、通常
出力となる。従つて、時分割出力モードのときに
はクロツクの１サイクル以内に２系統のデータを
それぞれ時分割で出力端子から外部の周辺装置へ
出力することができるため、従来は難しかつたマ
イクロコンピユータ内部のデータ状態をメモリに
蓄積することなく外部からオンタイムで直接監視
することが可能となり、製品検査工程でのマイク
ロコンピユータの不良品発見率を高める効果を有
する。
第１図は従来のマイクロコンピユータの出力端
子近傍の回路のブロツク図、第２図は本発明の一
実施例のブロツク図である。 １……出力データ信号、２……出力ラツチ回
路、３……取込み信号、４……掃出し信号、５…
…出力バツフア、６……出力端子、１０……イン
ストラクシヨンレジスタ、１１……テスト命令コ
ード、１２……イミデイエートデータ、１３……
内部クロツク信号群、１４……命令デコーダ、１
６……リセツト信号、１７……出力モードレジス
タ、１８……バスライン、１９……出力データ信
号、２０……出力ラツチ回路、２１……取込み信
号、２２……掃出し信号、２３……マルチプレク
サ、２４……出力バツフア、２５……出力端子。
子近傍の回路のブロツク図、第２図は本発明の一
実施例のブロツク図である。 １……出力データ信号、２……出力ラツチ回
路、３……取込み信号、４……掃出し信号、５…
…出力バツフア、６……出力端子、１０……イン
ストラクシヨンレジスタ、１１……テスト命令コ
ード、１２……イミデイエートデータ、１３……
内部クロツク信号群、１４……命令デコーダ、１
６……リセツト信号、１７……出力モードレジス
タ、１８……バスライン、１９……出力データ信
号、２０……出力ラツチ回路、２１……取込み信
号、２２……掃出し信号、２３……マルチプレク
サ、２４……出力バツフア、２５……出力端子。
Claims (1)
- １ 内部クロツク信号群と、テスト命令コード及
びイミデイエートデータを記憶するインストラク
シヨンレジスタと、前記テスト命令コードを解読
する命令デコーダと、出力データ信号を一時記憶
する出力ラツチ回路と、出力バツフアと、前記出
力バツフアからの信号を出力する出力端子とを有
するマイクロコンピユータにおいて、バスライン
データと前記出力ラツチ回路の出力信号との時分
割出力モードを決定し、且つリセツト端子を有す
る出力モードレジスタを備え、さらに前記出力モ
ードレジスタの出力信号と、前記出力ラツチ回路
の出力信号と、前記イミデイエートデータと、前
記内部クロツク信号群とを入力するとともに、前
記内部クロツク信号群のうち所定の１つのクロツ
ク信号がオンの期間は前記出力ラツチ回路の出力
信号を、オフの期間は前記バスラインデータの信
号を時分割で前記出力バツフアと前記出力端子を
介して外部の周辺装置に出力するマルチプレクサ
を備えることを特徴とするマイクロコンピユー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102264A JPS60246445A (ja) | 1984-05-21 | 1984-05-21 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102264A JPS60246445A (ja) | 1984-05-21 | 1984-05-21 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60246445A JPS60246445A (ja) | 1985-12-06 |
| JPH0447855B2 true JPH0447855B2 (ja) | 1992-08-05 |
Family
ID=14322732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59102264A Granted JPS60246445A (ja) | 1984-05-21 | 1984-05-21 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246445A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0664540B2 (ja) * | 1987-01-30 | 1994-08-22 | 日本電気株式会社 | 大規模集積回路のテスト回路 |
| JP2856591B2 (ja) * | 1991-06-27 | 1999-02-10 | 三菱電機株式会社 | マイクロコンピュータ、プログラム開発装置およびプログラム開発システム |
-
1984
- 1984-05-21 JP JP59102264A patent/JPS60246445A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60246445A (ja) | 1985-12-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |