JPH0664540B2 - 大規模集積回路のテスト回路 - Google Patents
大規模集積回路のテスト回路Info
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- JPH0664540B2 JPH0664540B2 JP62020914A JP2091487A JPH0664540B2 JP H0664540 B2 JPH0664540 B2 JP H0664540B2 JP 62020914 A JP62020914 A JP 62020914A JP 2091487 A JP2091487 A JP 2091487A JP H0664540 B2 JPH0664540 B2 JP H0664540B2
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- test
- bus
- circuit
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- 238000010586 diagram Methods 0.000 description 3
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 102100035589 Distal membrane-arm assembly complex protein 2 Human genes 0.000 description 1
- 101000930307 Homo sapiens Distal membrane-arm assembly complex protein 2 Proteins 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、大規模集積回路（以下ＬＳＩと略す）のテス
ト回路に関し、特に効率の良いテストモードをもち、そ
のための不加回路が通常動作時のＬＳＩの性能を低下さ
せないＬＳＩのテスト回路に関する。
ト回路に関し、特に効率の良いテストモードをもち、そ
のための不加回路が通常動作時のＬＳＩの性能を低下さ
せないＬＳＩのテスト回路に関する。
従来、ＬＳＩはその規模がそれほど大きくなかった時
は、ＲＯＭのような特殊な回路を除いては、特別はテス
ト用の回路を付加しなくても比較的容易にテストするこ
とが可能であった。例えば、第２図の破線のブロックの
１は中央処理装置（ＣＰＵ）を示すが、この中にはＲＯ
Ｍ６，ＲＡＭ７，命令レジスタ８，命令デコーダ９，Ａ
ＵＬ入力レジスタ１０，１１ＡＬＵ１２，ＡＬＵ出力レ
ジスタ１３，データバスバッファ１４とＣＰＵ内部バス
１５のようなものが含まれている。従来は、このＣＰＵ
自体が１つのＬＳＩで、外部からデータバスバッファ１
４とＣＰＵ内部バス１５を介して、命令レジスタ８に指
示する命令を実行させてその実行動作をＣＰＵ内部バス
１５の状態をデータバスバッファ１４を介して外部に出
力して観測する方法が比較的よく行なわれた。
は、ＲＯＭのような特殊な回路を除いては、特別はテス
ト用の回路を付加しなくても比較的容易にテストするこ
とが可能であった。例えば、第２図の破線のブロックの
１は中央処理装置（ＣＰＵ）を示すが、この中にはＲＯ
Ｍ６，ＲＡＭ７，命令レジスタ８，命令デコーダ９，Ａ
ＵＬ入力レジスタ１０，１１ＡＬＵ１２，ＡＬＵ出力レ
ジスタ１３，データバスバッファ１４とＣＰＵ内部バス
１５のようなものが含まれている。従来は、このＣＰＵ
自体が１つのＬＳＩで、外部からデータバスバッファ１
４とＣＰＵ内部バス１５を介して、命令レジスタ８に指
示する命令を実行させてその実行動作をＣＰＵ内部バス
１５の状態をデータバスバッファ１４を介して外部に出
力して観測する方法が比較的よく行なわれた。
従来はＣＰＵは１つのＬＳＩ，ＤＭＡＣは別のＬＳＩ，
ＳＩＯはさらに別のＬＳＩというようにして、別々のチ
ップであったものが最近の半導体集積回路技術の進歩に
より、第２図の全体で示すように１つのチップ上にＣＰ
Ｕ１，ＤＭＡＣ２，ＳＩＯ３等をつくりあげることが可
能となった。第２図では、内部システムバス５を介し
て、ＣＰＵ１とＤＭＡＣ２，ＳＩＯ３そしてバスインタ
ーフェイス４がつながり、バスインターフェイス４によ
りＬＳＩの外部と内部システムバス５が接続される。と
ころで、このような構成をとると、内部の大きな機能ブ
ロック例えばＣＰＵ１の内部動作をＬＳＩの外部から直
接観測することができない。このため、内部の動作を充
分テストすることが困難で、またテスト結果の可観測性
が著しく阻害されるという欠点がある。
ＳＩＯはさらに別のＬＳＩというようにして、別々のチ
ップであったものが最近の半導体集積回路技術の進歩に
より、第２図の全体で示すように１つのチップ上にＣＰ
Ｕ１，ＤＭＡＣ２，ＳＩＯ３等をつくりあげることが可
能となった。第２図では、内部システムバス５を介し
て、ＣＰＵ１とＤＭＡＣ２，ＳＩＯ３そしてバスインタ
ーフェイス４がつながり、バスインターフェイス４によ
りＬＳＩの外部と内部システムバス５が接続される。と
ころで、このような構成をとると、内部の大きな機能ブ
ロック例えばＣＰＵ１の内部動作をＬＳＩの外部から直
接観測することができない。このため、内部の動作を充
分テストすることが困難で、またテスト結果の可観測性
が著しく阻害されるという欠点がある。
本発明のＬＳＩのテスト回路は、外部から与えられるテ
ストモード設定信号を受けるテストバス接続制御回路
と、テストモード時にデータを転送するテストバスと、
該テストバス接続制御回路から出力されるテストバス接
続制御信号を受けてテストモード時にＬＳＩ外部とのデ
ータの入出力を行なうバスインターフェイス回路と該テ
ストバスとを接続する第１のテストバス接続回路と、該
テストバス接続制御信号を受けてテストモード時に該テ
ストバスとＬＳＩ内部でデータが転送されるバス等の信
号線とを接続する第２のテストバス接続回路とを含んで
構成される。
ストモード設定信号を受けるテストバス接続制御回路
と、テストモード時にデータを転送するテストバスと、
該テストバス接続制御回路から出力されるテストバス接
続制御信号を受けてテストモード時にＬＳＩ外部とのデ
ータの入出力を行なうバスインターフェイス回路と該テ
ストバスとを接続する第１のテストバス接続回路と、該
テストバス接続制御信号を受けてテストモード時に該テ
ストバスとＬＳＩ内部でデータが転送されるバス等の信
号線とを接続する第２のテストバス接続回路とを含んで
構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図で、ＣＰＵ１の
動作の可観測性を向上させたものである。
動作の可観測性を向上させたものである。
外部から与えられるテストモード設定信号１９がアクテ
ィブになると、テストバス接続制御回路２０から、テス
トバス接続制御信号２１がアクティブとなって出力さ
れ、テストバス接続回路１６，１７は各々バスインター
フェイス４とテストバス１８及びＣＰＵ内部バス１５と
テストバス１８を接続する。これによりＬＳＩの外部か
らは、バスインターフェイス４，テストバス接続回路１
７，テストバス１８，テストバス接続回路１６，ＣＰＵ
内部バス１５という経路で、直接ＣＰＵ内部１５を観測
することが可能となる。また、この経路を使用して命令
レジスタ８に対して外部から直接命令をセットすること
も可能にできる。
ィブになると、テストバス接続制御回路２０から、テス
トバス接続制御信号２１がアクティブとなって出力さ
れ、テストバス接続回路１６，１７は各々バスインター
フェイス４とテストバス１８及びＣＰＵ内部バス１５と
テストバス１８を接続する。これによりＬＳＩの外部か
らは、バスインターフェイス４，テストバス接続回路１
７，テストバス１８，テストバス接続回路１６，ＣＰＵ
内部バス１５という経路で、直接ＣＰＵ内部１５を観測
することが可能となる。また、この経路を使用して命令
レジスタ８に対して外部から直接命令をセットすること
も可能にできる。
通常動作時には、テストモード設定信号１９を不活性に
し、テストバス接続制御回路２０からテストバス接続制
御信号２１を不活性にし、テストバス接続回路１６，１
７はバスインターフェイス４とテストバス１８及びＣＰ
Ｕ内部バス１５とテストバス１８の接続を解除する。
し、テストバス接続制御回路２０からテストバス接続制
御信号２１を不活性にし、テストバス接続回路１６，１
７はバスインターフェイス４とテストバス１８及びＣＰ
Ｕ内部バス１５とテストバス１８の接続を解除する。
以上説明したように本発明は、ＬＳＩの外部から内部の
ＣＰＵのような大規模機能ブロックの内部バスに直接接
続できる経路を付加することにより、その可観測性を向
上させ、また可操作性も向上させることが可能となり、
ＬＳＩのテストが行ない易くなって、テストの効率向
上、検出率向上を図ることができる。
ＣＰＵのような大規模機能ブロックの内部バスに直接接
続できる経路を付加することにより、その可観測性を向
上させ、また可操作性も向上させることが可能となり、
ＬＳＩのテストが行ない易くなって、テストの効率向
上、検出率向上を図ることができる。
また、本発明はＬＳＩ内部のＣＰＵに限らず、テストバ
スを介して、他の大規模機能ブロックを接続することに
よりその部分のテスト効率、検出率向上を図ることが可
能であることは言うまでもない。
スを介して、他の大規模機能ブロックを接続することに
よりその部分のテスト効率、検出率向上を図ることが可
能であることは言うまでもない。
第１図は本発明の一実施例を示すブロック図、第２図は
従来のＬＳＩを示すブロック図である。 １…ＣＰＵ、２…ＤＭＡＣ、３…ＳＩＯ、４…バスイン
ターフェイス、５…内部システムバス、６…ＲＯＭ、７
…ＲＡＭ、８…命令レジスタ、９…命令デコーダ、１
０，１１…ＡＵＵ出力レジスタ、１２…ＡＬＵ、１３…
ＡＬＵ出力レジスタ、１４…データバスバッファ、１５
…ＣＰＵ内部バス、１６，１７…テストバス接続回路、
１８…テストバス、１９…テストモード設定信号、２０
…テストバス接続制御回路、２１…テストバス接続制御
信号。
従来のＬＳＩを示すブロック図である。 １…ＣＰＵ、２…ＤＭＡＣ、３…ＳＩＯ、４…バスイン
ターフェイス、５…内部システムバス、６…ＲＯＭ、７
…ＲＡＭ、８…命令レジスタ、９…命令デコーダ、１
０，１１…ＡＵＵ出力レジスタ、１２…ＡＬＵ、１３…
ＡＬＵ出力レジスタ、１４…データバスバッファ、１５
…ＣＰＵ内部バス、１６，１７…テストバス接続回路、
１８…テストバス、１９…テストモード設定信号、２０
…テストバス接続制御回路、２１…テストバス接続制御
信号。
Claims (1)
- 【請求項１】外部から与えられるテストモード設定信号
を受けるテストバス接続制御回路と、テストモード時に
データを転送するテストバスと、該テストバス接続制御
回路から出力されるテストバス接続制御信号を受けてテ
ストモード時にＬＳＩ外部とのデータの入出力を行なう
バスインターフェイス回路と該テストバスとを接続する
第１のテストバス接続回路と、該テストバス接続制御信
号を受けてテストモード時に該テストバスとＬＳＩ内部
でデータが転送されるバス等の信号線とを接続する第２
のテストバス接続回路とを含むことを特徴とする大規模
集積回路のテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020914A JPH0664540B2 (ja) | 1987-01-30 | 1987-01-30 | 大規模集積回路のテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020914A JPH0664540B2 (ja) | 1987-01-30 | 1987-01-30 | 大規模集積回路のテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63188240A JPS63188240A (ja) | 1988-08-03 |
| JPH0664540B2 true JPH0664540B2 (ja) | 1994-08-22 |
Family
ID=12040488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62020914A Expired - Fee Related JPH0664540B2 (ja) | 1987-01-30 | 1987-01-30 | 大規模集積回路のテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664540B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60246445A (ja) * | 1984-05-21 | 1985-12-06 | Nec Kyushu Ltd | マイクロコンピユ−タ |
-
1987
- 1987-01-30 JP JP62020914A patent/JPH0664540B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63188240A (ja) | 1988-08-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |