JPH0447857B2 - - Google Patents
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- JPH0447857B2 JPH0447857B2 JP59199082A JP19908284A JPH0447857B2 JP H0447857 B2 JPH0447857 B2 JP H0447857B2 JP 59199082 A JP59199082 A JP 59199082A JP 19908284 A JP19908284 A JP 19908284A JP H0447857 B2 JPH0447857 B2 JP H0447857B2
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- random access
- access memory
- monitor
- address
- ram
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、計算機システムのプログラムのデバ
ツクのために使用されるRAMモニタ装置に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a RAM monitor device used for debugging programs of a computer system.
従来計算機システムのプログラムのデバツク方
法としては、プログラムのところどころのステツ
プにレジスタ又は所定アドレスの内容を出力する
ためのテスト命令を組込む方法が一般的である。
しかしこの方法では、デバツク用のテスト命令を
一々挿入しなければならずその操作が繁雑であ
る。
A conventional method for debugging a program for a computer system is to incorporate test instructions for outputting the contents of a register or a predetermined address into various steps of the program.
However, with this method, test instructions for debugging must be inserted one by one, making the operation complicated.
特に、時間によつて変動する事象を取り扱う制
御用の計算機システムや測定用の計算機システム
においては、デバツクのためのテスト命令のため
に、正規のプログラムによる実行との関係におい
て、時間的な同一性が保持されず、時間的要因に
よつて生じるバグの正確なデバツクができないと
いう欠点がある。従つて、時間的に変動する事象
を取扱う計算機システムにおいては、計算機の正
規の動作状態のまま、計算機を止めることなく、
実時間で記憶装置の内容を監視することが望まし
い。 In particular, in computer systems for control and computer systems for measurement that handle events that vary over time, temporal coherence is required in relation to the execution of regular programs for test instructions for debugging. This has the disadvantage that it is not possible to accurately debug bugs caused by time factors. Therefore, in a computer system that handles time-varying events, the computer can be operated in its normal operating state without stopping the computer.
It is desirable to monitor the contents of storage devices in real time.
この様な同時性を保証するために、計算機のア
ドレスレジスタの値を監視し、この値が所定の設
定されたアドレス値になつた時に、データバスに
現われるデータを検出することによつて、所定の
アドレスがアクセスされた時、そのアドレスの内
容を監視する装置が知られている。（特願昭53−
107627）しかし、デバツクし、モニタし得るタイ
ミングとしては、前記の所定のアドレスをCPU
がアクセスした時の他、時間的に変動する物理量
がある条件に達した時、一定時間経過した時、
CPUが所定のアドレスに記憶したステツプを実
行した時等が要求される。 In order to guarantee such simultaneity, the value of the address register of the computer is monitored, and when this value reaches a predetermined set address value, the data appearing on the data bus is detected. A device is known that monitors the contents of an address when that address is accessed. (Special application 1973-
107627) However, the timing that can be debugged and monitored is
In addition to when access is made, when a certain condition of a temporally fluctuating physical quantity is reached, or when a certain period of time has elapsed,
A request is made when the CPU executes a step stored at a predetermined address.
従来のモニタ装置では、任意のタイミング信号
により、その時のメモリの内容をリアルタイムで
監視することはできない。 Conventional monitoring devices cannot monitor the contents of the memory at any given time in real time using arbitrary timing signals.
本発明は、従来のこのような欠点を改良するた
めに成されたものであり、正規のプログラムの実
行と同時性を保持し、任意のタイミングにおける
メモリの内容を監視し、表示することを目的とす
る。
The present invention has been made in order to improve these conventional drawbacks, and its purpose is to monitor and display the contents of memory at any timing while maintaining simultaneity with the execution of regular programs. shall be.
第１図は本発明の概念を示したブロツクダイヤ
グラムである。
FIG. 1 is a block diagram showing the concept of the present invention.
本発明は、計算機システムのアドレスバス、デ
ータバス及び制御バスにより前記計算機システム
のランダムアクセスメモリと並列アクセス可能に
接続された複写用ランダムアクセスメモリと、
前記計算機システムのアドレスバス、データバ
ス及び制御バスにより前記複写用ランダムアクセ
スメモリと並列アクセス可能に接続されたモニタ
用ランダムアクセスメモリと、
該モニタ用ランダムアクセスメモリのモニタす
べきアドレスを設定するアドレス設定装置と、
前記並列アクセスとは独立してアクセス可能に
前記複写用ランダムアクセスメモリ及びモニタ用
ランダムアクセスメモリに他のバスにより接続さ
れ、前記設定されたアドレスに基づいて前記モニ
タ用ランダムアクセスメモリをモニタする制御装
置と、
前記制御装置に接続され、前記制御装置からの
モニタ内容を表示する表示装置とを備えるRAM
モニタ装置であつて、前記制御装置は、
モニタすべきタイミングを与えるイベント信号
が入力されるイベント信号入力部と、
前記イベント信号が入力された時は前記モニタ
用ランダムアクセスメモリに前記計算機システム
からのアクセスを禁止する信号を出力するととも
に、前記アドレス設定装置によつて設定されたア
ドレスに対応したモニタ用ランダムアクセスメモ
リの内容を読取るモニタ部と、
読取り完了後、前記モニタ用ランダムアクセス
メモリに前記アクセスの禁止を解除する信号を出
力し、前記複写用ランダムアクセスメモリの内容
を順次、前記モニタ用ランダムアクセスメモリへ
転送するデータ復元制御部とを有することを特徴
とするRAMモニタ装置である。 The present invention provides: a random access memory for copying that is connected to a random access memory of the computer system so as to be accessible in parallel through an address bus, a data bus, and a control bus of the computer system; and an address bus, a data bus, and a control bus of the computer system. a monitor random access memory connected to the copying random access memory so as to be accessible in parallel; an address setting device for setting an address to be monitored in the monitor random access memory; and an address setting device that sets an address to be monitored in the monitor random access memory; a control device that is connected to the random access memory for copying and the random access memory for monitoring by another bus, and that monitors the random access memory for monitoring based on the set address; A RAM comprising a display device that displays monitor contents from the control device.
The control device is a monitor device, and the control device includes an event signal input unit into which an event signal giving a timing to monitor is input, and an event signal input unit that inputs an event signal from the computer system to the monitoring random access memory when the event signal is input. a monitor unit that outputs a signal prohibiting access and reads the contents of the monitor random access memory corresponding to the address set by the address setting device; and a data restoration control section that outputs a signal for canceling the prohibition of the copying random access memory and sequentially transfers the contents of the copying random access memory to the monitoring random access memory.
以下、ランダムアクセスメモリを単にRAMと
略し、第１図の符号を用いて説明する。この複写
用RAM３１の容量はRAM１０の容量と等しい
必要はないが、少なくともモニタの対称となり得
るRAM１０のアドレスと対応した容量を有し、
そのアドレスと同一のアドレス信号によつてアク
セスされるようにアドレスが割振られている必要
がある。即ち、CPU１２からみた時RAM１０と
複写用RAM３１は並列の関係にあり、同時にア
クセス可能なものである。一方、制御装置５から
も複写用RAM３１はアクセス可能に制御装置５
に接続されている。アドレス設定装置７はモニタ
すべきメモリのアドレスを設定するものであり、
例えばモニタすべき開始アドレスと終了アドレス
が設定できるとか、離散的な特定の複数アドレス
を設定できるようなキーボード等で構成できる。
又、表示装置９はモニタしたアドレスの内容を表
示するものであり、通常の出力装置、例えば
CRT、プリンタ装置等を使用できる。制御装置
５は、一般に、コンピユータあるいはデジタル回
路等を用いて構成することができる。 Hereinafter, the random access memory will be simply referred to as RAM and will be explained using the reference numerals shown in FIG. The capacity of this copying RAM 31 does not need to be equal to the capacity of RAM 10, but it has a capacity that at least corresponds to the address of RAM 10 that can be the target of the monitor,
An address must be allocated so that it can be accessed by the same address signal as that address. That is, when viewed from the CPU 12, the RAM 10 and the copying RAM 31 are in a parallel relationship and can be accessed simultaneously. On the other hand, the copying RAM 31 can also be accessed from the control device 5.
It is connected to the. The address setting device 7 is for setting the address of the memory to be monitored.
For example, it can be configured with a keyboard that can set a start address and an end address to be monitored, or can set a plurality of specific discrete addresses.
Further, the display device 9 is for displaying the contents of the monitored address, and is a normal output device, for example.
CRT, printer devices, etc. can be used. The control device 5 can generally be configured using a computer, a digital circuit, or the like.
制御装置５はイベント信号の入力により設定さ
れたアドレスの複写用RAM３１の内容を読取り
表示装置９に出力する。 The control device 5 reads and outputs the contents of the copying RAM 31 at the address set by the input of the event signal to the display device 9.
このような構成により、イベント信号が入力し
た時に、その時のモニタすべきメモリのアドレス
の内容が表示装置９にリアルタイムに表示され
る。 With this configuration, when an event signal is input, the content of the memory address to be monitored at that time is displayed on the display device 9 in real time.
しかし、モニタすべきアドレスが多い場合に
は、制御装置５が複写用RAM３１からデータを
読取り表示装置９へ表示する時間が問題となる。
即ち、上記時間が長いと、複写用RAM３１が書
換えられイベント信号との同時性が保証されな
い。 However, when there are many addresses to be monitored, the time it takes for the control device 5 to read data from the copying RAM 31 and display it on the display device 9 becomes a problem.
That is, if the above-mentioned time is long, the copying RAM 31 is rewritten and the simultaneity with the event signal is not guaranteed.
そこで本発明は、このような問題を解消するた
めに以下のように構成している。すなわち、発明
では複写用RAM３１とモニタ用RAM３２を並
列に２つ設けている。又、制御装置５はイベント
信号の入力部５１、モニタ部５２、制御部５３と
を有している。イベント信号が入力された時に
は、モニタ部５２は、モニタ用RAM３２を計算
機システム１から切り離し、データの入力を禁止
する。その後、アドレス設定装置７によつて設定
されたアドレスをアクセスし、モニタRAM３２
の内容を読取る。 Therefore, the present invention is configured as follows in order to solve such problems. That is, in the invention, two copying RAMs 31 and two monitoring RAMs 32 are provided in parallel. The control device 5 also includes an event signal input section 51, a monitor section 52, and a control section 53. When an event signal is input, the monitor unit 52 disconnects the monitor RAM 32 from the computer system 1 and prohibits data input. After that, the address set by the address setting device 7 is accessed and the monitor RAM 32
Read the contents of.
この読取り動作と平行して、複写用RAM３１
は、計算機システム１のRAM１０と同内容が
CPU１２の作動に従い書き変られている。デー
タ復元制御部５３はモニタ部５２がデータの読取
りを完了した後に、モニタ用RAM３２を計算機
１に接続し、RAM１０、複写用RAM３１、モ
ニタ用RAM３２の並列接続により、CPU１２か
らアクセス可能になり、RAM１０に関しデータ
の追随が行なわれる。しかし、モニタ部５２がモ
ニタ用RAM３２からデータを入力している間
に、RAM１０及び複写用RAM３１の内容は変
化している。したがつて、モニタ用RAM３２を
RAM１０と同一内容にするため、複写用RAM
３１の内容をモニタ用RAM３２に転送する。こ
のようにして、モニタ用RAM３２は複写用
RAM３１と同一内容を保持され、従つてRAM
１０と同一内容が保持される。また表示装置９
は、モニタ部５２によつて読み取られたデータを
それぞれ所望の形式で表示する。本発明は以上の
構成及び作用からなるものである。 In parallel with this read operation, the copying RAM 31
has the same contents as RAM10 of computer system 1.
It is rewritten according to the operation of CPU12. After the monitor unit 52 completes data reading, the data restoration control unit 53 connects the monitor RAM 32 to the computer 1, and by connecting the RAM 10, the copy RAM 31, and the monitor RAM 32 in parallel, it becomes accessible from the CPU 12, and the RAM 10 becomes accessible from the CPU 12. Data tracking is carried out regarding this. However, while the monitor section 52 is inputting data from the monitor RAM 32, the contents of the RAM 10 and the copy RAM 31 are changing. Therefore, the monitor RAM 32
To make the content the same as RAM10, copy RAM
31 is transferred to the monitor RAM 32. In this way, the monitor RAM 32 is used for copying.
It holds the same contents as RAM31, so RAM
The same contents as 10 are retained. In addition, the display device 9
displays the data read by the monitor unit 52 in a desired format. The present invention consists of the above configuration and operation.
［実施例］
第２図は、本発明の具体的な一実施例に係る
RAMモニタ装置の構成を示したブロツクダイア
グラムである。複写用RAM３１及びモニタ用
RAM３２はデユアルポートのRAMであり、そ
れぞれ計算機システム１のアドレスバス１３、デ
ータバス１４、制御バス１５に接続されている。
一方、各RAM３１，３２のＢポートはアドレス
バス５５、及びデータバス５６により制御装置５
に接続されている。制御装置５は、CPU５７及
びメモリ５８を有する計算機システムで構成され
ている。また、その制御装置５にはイベント信号
８０が入力した時の時刻を、制御装置５に出力す
るタイマ６及びモニタアドレスを設定するための
キーボード７、モニタの結果を表示するCRT９
が接続されている。[Example] Figure 2 shows a specific example of the present invention.
1 is a block diagram showing the configuration of a RAM monitor device. RAM31 for copying and for monitoring
The RAM 32 is a dual-port RAM, and is connected to the address bus 13, data bus 14, and control bus 15 of the computer system 1, respectively.
On the other hand, the B ports of each RAM 31 and 32 are connected to the control device 5 by an address bus 55 and a data bus 56.
It is connected to the. The control device 5 is composed of a computer system having a CPU 57 and a memory 58. The control device 5 also includes a timer 6 that outputs the time when the event signal 80 is input to the control device 5, a keyboard 7 for setting a monitor address, and a CRT 9 for displaying monitor results.
is connected.
第３図は、本実施例装置において使用された
CPU５７の処理を示したフローチヤートである。
第４図は、その装置の入出力信号のタイミングチ
ヤートである。CPUはステツプ100から実行を開
始し、キーボード７によつてモニタすべきRAM
のアドレスを入力する。次にステツプ102に移り、
モニタアドレスの変更がない場合にはステツプ
104に移る。ステツプ104で、イベント信号８０が
入力されたかどうかを判定する。入力された場合
にはステツプ106に移り、モニタ用RAM３２を
計算機システム１から切り離すために、Ａポート
アクセス禁止信号４０を出力する。この時刻にお
いてモニタ用RAM３２は、その時の計算機シス
テムの有するRAMの内容を保持している。一
方、計算機システムの動作に共なつて複写用
RAM３１は継続してその内容が書き変えられ
る。次にステツプ108に移り、モニタ用RAM３
２からモニタすべきアドレスの内容を読み取る。
次にステツプ110に移り、タイマ６からイベント
信号が発生した時刻を読み取る。その後、ステツ
プ112でアクセス禁止信号４０のレベルを反転し
てモニタ用RAM３２を計算機システム１に接続
して、計算機システム１と連動した動作を行なわ
せる。次にステツプ114で、モニタ用RAM３２
の内容を複写用RAM３１の内容に復元するため
にデータの転送が行なわれる。複写用RAM３１
のＢポートからの読取りも可能とするイネーブル
信号４１を出力し、モニタ用RAM３２にライト
信号４２を出力することによつて、複写用RAM
３１の内容がモニタ用RAM３２に転送される。
計算機システム１の出力するデータストローブ信
号４５、アドレスストローブ信号４６は、それぞ
れ制御装置５から出力される各種の制御信号の発
生タイミングに使用されており、計算機システム
１から、RAM３１、３２への書込みが行なわれ
るタイミングでは、RAM３１からRAM３２へ
の転送を禁止して、アクセスの競合を防止してい
る。次にステツプ116に移り、モニタしたデータ
を出力する。この時の出力図を第５図に示す。こ
のようにして本発明装置は、計算機システムのメ
モリーの内容を同時性を保持して表示することが
できる。 Figure 3 shows the device used in this example device.
This is a flowchart showing the processing of the CPU 57.
FIG. 4 is a timing chart of input and output signals of the device. The CPU starts execution from step 100, and the RAM to be monitored by the keyboard 7.
Enter the address. Next, move on to step 102,
If the monitor address has not changed, proceed to step
Move to 104. In step 104, it is determined whether the event signal 80 has been input. If it has been input, the process moves to step 106, and in order to disconnect the monitor RAM 32 from the computer system 1, the A port access prohibition signal 40 is output. At this time, the monitor RAM 32 retains the contents of the RAM of the computer system at that time. On the other hand, along with the operation of the computer system,
The contents of RAM 31 are continuously rewritten. Next, move on to step 108 and read the monitor RAM 3.
Read the contents of the address to be monitored from 2.
Next, the process moves to step 110, and the time at which the event signal is generated is read from the timer 6. Thereafter, in step 112, the level of the access prohibition signal 40 is inverted, the monitor RAM 32 is connected to the computer system 1, and the operation in conjunction with the computer system 1 is performed. Next, in step 114, the monitor RAM 32
Data transfer is performed to restore the contents of the copy RAM 31 to the contents of the copy RAM 31. Copying RAM31
By outputting an enable signal 41 that also enables reading from the B port of the copying RAM 32 and outputting a write signal 42 to the monitor RAM
The contents of 31 are transferred to the monitor RAM 32.
The data strobe signal 45 and address strobe signal 46 output from the computer system 1 are used for the generation timing of various control signals output from the control device 5, respectively, and write from the computer system 1 to the RAMs 31 and 32. At this timing, transfer from RAM 31 to RAM 32 is prohibited to prevent access conflicts. Next, the process moves to step 116, and the monitored data is output. The output diagram at this time is shown in FIG. In this manner, the device of the present invention can display the contents of the memory of the computer system while maintaining simultaneity.
第１図は、発明の概念を示したブロツクダイヤ
グラムである。第２図は、本発明の具体的な一実
施例にかかるRAMモニタ装置の構成を示したブ
ロツクダイヤグラムである。第３図は同実施例装
置において使用されたCPUの処理を示すフロー
チヤートである。第４図は、同実施例装置の作動
を示すタイミングチヤートである。第５図は、同
実施例装置の出力する出力図である。
１３……アドレスバス、１４……データバス、
１５……制御バス、８０……イベント信号。
FIG. 1 is a block diagram showing the concept of the invention. FIG. 2 is a block diagram showing the configuration of a RAM monitor device according to a specific embodiment of the present invention. FIG. 3 is a flowchart showing the processing of the CPU used in the device of the embodiment. FIG. 4 is a timing chart showing the operation of the device of the embodiment. FIG. 5 is an output diagram of the apparatus of the embodiment. 13...address bus, 14...data bus,
15...Control bus, 80...Event signal.
Claims (1)
及び制御バスにより前記計算機システムのランダ
ムアクセスメモリと並列アクセス可能に接続され
た複写用ランダムアクセスメモリと、 前記計算機システムのアドレスバス、データバ
ス及び制御バスにより前記複写用ランダムアクセ
スメモリと並列アクセス可能に接続されたモニタ
用ランダムアクセスメモリと、 該モニタ用ランダムアクセスメモリのモニタす
べきアドレスを設定するアドレス設定装置と、 前記並列アクセスとは独立してアクセス可能に
前記複写用ランダムアクセスメモリ及びモニタ用
ランダムアクセスメモリに他のバスにより接続さ
れ、前記設定されたアドレスに基づいて前記モニ
タ用ランダムアクセスメモリをモニタする制御装
置と、 前記制御装置に接続され、前記制御装置からの
モニタ内容を表示する表示装置とを備えるRAM
モニタ装置であつて、前記制御装置は、 モニタすべきタイミングを与えるイベント信号
が入力されるイベント信号入力部と、 前記イベント信号が入力された時は前記モニタ
用ランダムアクセスメモリに前記計算機システム
からのアクセスを禁止する信号を出力するととも
に、前記アドレス設定装置によつて設定されたア
ドレスに対応したモニタ用ランダムアクセスメモ
リの内容を読取るモニタ部と、 読取り完了後、前記モニタ用ランダムアクセス
メモリに前記アクセスの禁止を解除する信号を出
力し、前記複写用ランダムアクセスメモリの内容
を順次、前記モニタ用ランダムアクセスメモリへ
転送するデータ復元制御部とを有することを特徴
とするRAMモニタ装置。[Scope of Claims] 1. A random access memory for copying connected to a random access memory of the computer system so as to be accessible in parallel by an address bus, a data bus, and a control bus of the computer system; and an address bus, a data bus of the computer system. and a monitor random access memory connected to the copy random access memory for parallel access via a control bus; an address setting device that sets an address to be monitored in the monitor random access memory; and an address setting device that is independent of the parallel access. a control device connected to the copying random access memory and the monitoring random access memory by another bus so as to be accessible to the copying random access memory and monitoring the monitoring random access memory based on the set address; A RAM connected to the display device and configured to display monitor contents from the control device.
The control device is a monitor device, and the control device includes an event signal input unit into which an event signal giving a timing to monitor is input, and an event signal input unit that inputs an event signal from the computer system to the monitoring random access memory when the event signal is input. a monitor unit that outputs a signal prohibiting access and reads the contents of the monitor random access memory corresponding to the address set by the address setting device; A RAM monitor device comprising: a data restoration control unit that outputs a signal for canceling the prohibition of copying, and sequentially transfers the contents of the copying random access memory to the monitoring random access memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199082A JPS6175936A (en) | 1984-09-21 | 1984-09-21 | Ram monitor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199082A JPS6175936A (en) | 1984-09-21 | 1984-09-21 | Ram monitor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6175936A JPS6175936A (en) | 1986-04-18 |
| JPH0447857B2 true JPH0447857B2 (en) | 1992-08-05 |
Family
ID=16401800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59199082A Granted JPS6175936A (en) | 1984-09-21 | 1984-09-21 | Ram monitor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175936A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282326A (en) * | 1988-09-20 | 1990-03-22 | Fujitsu Ltd | Dump device for online memory |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638975B2 (en) * | 1974-04-01 | 1981-09-10 | ||
| JPS5583915A (en) * | 1978-12-20 | 1980-06-24 | Mitsubishi Electric Corp | Data recorder |
-
1984
- 1984-09-21 JP JP59199082A patent/JPS6175936A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6175936A (en) | 1986-04-18 |
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Legal Events
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|---|---|---|---|
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