JPH0448305B2 - - Google Patents
Info
- Publication number
- JPH0448305B2 JPH0448305B2 JP28373986A JP28373986A JPH0448305B2 JP H0448305 B2 JPH0448305 B2 JP H0448305B2 JP 28373986 A JP28373986 A JP 28373986A JP 28373986 A JP28373986 A JP 28373986A JP H0448305 B2 JPH0448305 B2 JP H0448305B2
- Authority
- JP
- Japan
- Prior art keywords
- packet
- sequence number
- call
- switch
- fifo
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Description
〔概要〕
本発明は、音声や動画像等の連続信号通信を行
なうパケツト交換機において、パケツトの受信遅
延時間のばらつき・変動をなくしてこれを一定遅
延時間とするために、パケツトの到着時刻の変動
を一定の時間範囲に調整することにより、受信端
に於ても、パケツト到着時刻の変動をその一定時
間内に収めたものである。 〔産業上の利用分野〕 本発明は、パケツト交換機に関し、特に音声や
動画等の連続信号通信を行うパケツト交換機に関
するものである。 音声や動画等の、いわゆる連続信号通信は、発
信端末から着信端末へのパス（呼）が設定されて
いる間、伝達遅延が一定となる必要がある。 一方、パケツト交換網は、音声、動画等の連続
信号通信及びデータ通信等の断続的（バースト
的）信号通信を、同一の交換機で収容できるた
め、将来の統合網を構成する上で極めて有望であ
る。 このようなパケツト網では、パケツト交換機に
おけるパケツト処理時間の変動や、伝送路へ送出
するパケツトの待ち行列などによつて、パケツト
が発信端末から相手端末へ転送される伝達時間が
時々刻々変動する。 そのため、パケツト受信端末では、受信したパ
ケツトに遅延時間を付加して、全遅延時間が一定
となるようにする必要がある。 〔従来の技術〕 従来の音声・データ統合パケツト交換網の基本
構成例を第８図ａに示す。 送話器１００の音声信号は、音声パケツト送信
部１０１内のAD変換器１０２でデイジタル信号
に変換され、これをパケツト組立て部（PA）１
０３第８図ｂに示すパケツト型式に変換する。こ
の際、パケツトにはパケツトを組立てる毎に
“１”づつ増加するシーケンス番号（SQ）を付加
しておく。これは、後続のパケツト交換機１０４
や伝送路１０５で生じるビツトエラー等によるパ
ケツト紛失があつても受信側でそれを検出できる
ようにするためのものである。 一方、データ端末１０６は、パケツトを任意の
タイミング、即ち非同期で発生する。データ用パ
ケツトは、データエラーを防ぐため、音声とは別
のシーケンス番号管理を行つている。 パケツト交換機１０４は、送話器１００からの
音声パケツトとデータ端末１０６からのデータパ
ケツトを、その転送ヘツダ（第８図ｂ）を参照し
て、所定の出方路に転送する。 着信端末に到着したパケツトは、到着タイミン
グが様々に変動するが、これを着信端末の音声パ
ケツト受信部１０７の遅延ゆらぎを吸収バツフア
（FIFOバツフア）１０８に一旦蓄積することによ
つて、遅延時間を一定にする。この後、パケツト
分解部１０９では、バツフア１０８からパケツト
を取り出し、パケツトのヘツダ等を取り除いてデ
イジタル音声信号を抽出する。この際、パケツト
のシーケンス番号（SQ）を参照し、シーケンス
番号の抜けを検出したら、無音のパターンを挿入
する。最後に、DA変換器１１０でデイジタル信
号をアナログ信号に変換して、受話器１１１に出
力する。 〔発明が解決しようとする問題点〕 従来の音声・データ統合パケツト網では、網内
のパケツトの交換処理が音声信号処理においても
非同期であるために、パケツトの送信部１０１か
らパケツト受信部１０７までのパケツトの伝達遅
延が不確定である。特に、伝送路のトラフイツク
密度が高くなると、パケツトの伝送遅延が急激に
増加してしまい、これは、伝送路の速度が数
Mbps以上の高速であれば大きな問題とはならな
いが、伝送路の速度が数百Kbps以下になつたり
パケツト交換機の中継段数が多くなるとエコー等
の重大な問題を招来することになる。 従つて、本発明の目的は、パケツト網内を伝送
される連続信号のパケツトの伝送遅延時間とその
変動を許容範囲内に収めることのできるパケツト
交換機を提供することに在る。 〔問題点を解決するための手段〕 第１図は上記目的を達成するために、一定周期
でパケツトスイツチ１に到着するパケツトの論理
チヤネル番号から分配先の出方路対応部２を決定
し転送するパケツト交換機の概要図を示したもの
で、本発明においては特に各出方路対応部２が、
到着パケツトに３種類の遅延時間を与えて伝送路
に送出する時間調整部３と、前記一定周期と同じ
周期のパルスを発生するパルス発生回路４と、こ
のパルス及び前記論理チヤネル番号に応じて呼の
期待するシーケンス番号を発生する呼期待シーケ
ンス番号発生回路５と、前記パケツトのシーケン
ス番号と期待シーケンス番号とを比較し、その差
が−１，０，＋１のときだけ、これらに対応して
一定の遅延時間が得られるように時間調整部３の
遅延時間のいずれかを選択制御する制御回路６
と、を備えている。 〔作用〕 第１図において、パケツトスイツチ１には組み
立てられたパケツトが一定周期で時間的に前後の
ゆらぎを伴つて到着するようになつている。この
パケツトには第２図に示す如く呼を識別するため
の論理チヤネル番号（LCN）が付加されており、
この論理チヤネル番号によりパケツトスイツチ１
は分配先の出方路対応部２を決定してパケツトを
転送する。 出方路対応部２においても上記の一定周期と同
一の周期でパルスを発生するパルス発生回路４が
設けられており、この一定周期のパルス及びパケ
ツトの論理チヤネル番号に応じての呼の期待する
シーケンス番号が呼期待シーケンス番号発生回路
５から発生され、この期待シーケンス番号と送ら
れて来たパケツト内のシーケンス番号とが制御回
路６で比較されて両者の差がえられる。この制御
回路６では、更にその差に応じて時間調整部３で
与えられる３種類の遅延時間を選択制御すること
によりパケツトを許可される一定遅延時間内に収
め、伝送路へ送出している。以上の動作を、時間
を追つて示したのが第３図である。 図において、パケツト発生源（図示せず）から
は、同期通信用パケツトが周期Ｔで発生する。こ
のパケツトがパケツトスイツチ（PSW）Ａを通
過すると、パケツトスイツチＡ内での処理時間の
変動により、パケツトスイツチ１の出口にパケツ
トが現われる時刻は確率的に斜線で示す範囲内で
変動する。 そして、制御回路６で受信パケツトのシーケン
ス番号と期待シーケンス番号とを比較して、時間
調整部３内のいずれかの遅延時間でパケツトを転
送した後、伝送路Ａに出力される。このとき、パ
ケツトが伝送路Ａに出力される時刻の変動範囲
は、出方路対応部Ａの周期パルスに挟まれた時間
区間Ｔに収まつている。 次に、伝送路Ａからのパケツトがパケツトスイ
ツチＢを通過すると、パケツトスイツチＢの出口
におけるパケツトの到着時刻の変動範囲が斜線で
示す範囲に広がる。しかし、これも、出方路対応
部Ｂを通過すると、パケツトが伝送路Ｂに出力さ
れる時刻の変動範囲は、出方路対応部Ｂの周期パ
ルスに挟まれた時間区間Ｔに収まる。 このように、パケツトの中継段数が何段あつて
も、同一呼のパケツトが伝送路を通るタイミング
は、各出方路対応部で一定の遅延時間を与えるこ
とによりその伝送路に接続する出方路対応部の周
期パルスに挟まれた一定時間区間の範囲内に収ま
る。言い換えると、発着端末から着信端末までの
遅延時間の変動は必ず周期Ｔ以下であることがわ
かる。 〔実施例〕 次に本発明に係るパケツト交換機の実施例につ
いて説明する。 第４図は本発明のパケツト交換機の一実施例を
示すブロツク図で、第１図に示した時間調整部３
は、継続接続された３つのFIFO（First−In・
First−Out）メモリ１１〜１３と、同期パケツト
出力FIFOメモリ１４と、FIFOメモリ１１〜１３
へのパケツト転送制御を行うスイツチSW１と、
で構成されている。 また呼期待シーケンス番号発生回路５は、呼の
数に対応して設けられそれぞれ当該呼の期待する
シーケンス番号を有しパルス発生回路４のハルス
によつてカウントアツプするカウンタESQ−Ｏ
〜ESQ−Ｎと、これらのカウンタを選択するス
イツチSW２と、呼の識別するためのパケツトの
論理チヤネル番号（LCN）に応じてスイツチSW
２を制御するスイツチ制御ロジツク回路２１と、
で構成されている。 更に制御回路６はスイツチSW２からの期待シ
ーケンス番号ESQと受信パケツト中のシーケン
ス番号とを比較して差を算出する減算器２２と、
その差に応じてスイツチSW１を制御するスイツ
チ制御ロジツク回路２３と、で構成されている。 次に動作を説明すると、まず、出方路対応部２
では、回路２１によりパケツトのLCN（即ち呼の
識別番号）応じてスイツチSW２を制御し、関係
するカウンタをカウンタ群ESQ−Ｏ〜ESQ−Ｎ
から選択する。該カンウタには、当該呼のハケツ
トに期待するシーケンス番号（ESQ）がセツト
されている。尚、該カウンタ群は、周期Ｔの周期
ハルスが回路４から発生する毎に、全カウンタを
“１”だけカウントアツプする。 呼の接続した直後は、期待シーケンス番号
（ESQ）は不定であり、ハケツスのシーケンス番
号SQと期待シーケンス番号ESQは、全く無関係
である。そこで、パケツトのシーケンス番号SQ
がESQ−１〜ESQ＋１の範囲以外の場合は、ロ
ジツク回路２３がスイツチSW１をどこにも接続
しないことによりそのパケツトを廃棄し制御ロジ
ツク回路２１によつて指示されているカウンタに
“１”を加算することによつて、徐々に期待シー
ケンス番号ESQを変化させる。これは最大限、
シーケンス番号のモジユラス分だけ行われる。 こうして一旦、シーケンス番号SQがESQ−１
〜ESQ＋１の範囲に収まれば、以後は安定する。 そして、SQ−ESQを減算器２２で計算し、 SQ＝ESQ＋１→パケツトをFIFO１１へ転送 SQ＝ESQ → 〃 FIFO１２ 〃 SQ＝ESQ−１→ 〃 FIFO１３ 〃 となるようにロジツク回路２３がスイツチSW１
を切り替える。 又、出方路対応部では、周期Ｔの周期パルスが
発生する毎にFIFO１３の内容を周期パケツト出
力FIFO１４へ転送し、FIFO１２の内容をFIFO
１３へ転送しFIFO１１の内容をFIFO１２へ転送
する。一方、周期パルス出力FIFO１４では、そ
の中のパケツトを伝送路に次々と送出する。この
ように時間調整部３では３種類のパケツト遅延時
間を設けて第３図に示したように遅延時間変動を
周期Ｔ内に収めている。 次に第５図に示す本発明の別の実施例について
説明する。 第５図において、第１図に示した時間調整部３
は、４つのFIFOメモリ３０〜３３と、これらの
うちのいずれかを周期パケツト出力FIFOとして
選択するスイツチSW３と、このスイツチSW３
の位置と所定の位置関係に設定されるスイツチ
SW４と、で構成されている。 また、呼期待シーケンス番号発生回路５は、パ
ルス発生回路４によつてカウントアツプする共通
カウンタ４１と、パケツトのシーケンス番号
（LCN）に対応したオフセツト番号を記憶したオ
フセツトテーブル４２と、共通カウンタ４１のカ
ウントとオフセツトテーブル４２のオフセツトシ
ーケンス番号を加えて呼の期待シーケンス番号を
発生する加算器４３と、で構成されている。尚、
加算器４４はパケツト廃棄時にオフセツトテーブ
ル４２に“１”を加算する加算器である。 更に制御回路６は、期待シーケンス番号ESQ
とシーケンス番号SQの減算を行う減算器５１と、
この減算値により時間調整部３のスイツチSW３
及びSW４を所定の関係で制御するスイツチ制御
ロジツク回路５２と、減算器５１の出力が−１，
０，＋１のいずれでもないときパケツトを廃棄し
オフセツト番号をカウントアツプするためにスイ
ツチSW５を制御するスイツチ制御ロジツク回路
５３と、で構成されている。 尚、第４図の出方路対応部の構成では、時間間
隔Ｔの周期パルス毎に、FIFO１３→同期パケツ
ト出力FIFO１４、FIFO１２→FIFO１３、FIFO
１１→FIFO１２の転送を瞬間的に行う必要があ
る。しかしFIFOの入出力速度は有限であるため、
これには困難が伴う。また、多数のカウンタ群を
設けるのも困難である。これを解決するために、
第５図の実施例では、時間調整部３のFIFOを循
環式にしている。また第５図では、同期通信用パ
ケツトだけでなく、非同期通信用パケツトを処理
するための制御回路６０およびスイツチSW６並
びにFIFO７０も含まれている。 次に動作を説明するとパケツトスイツチ
（PSW）１では同一の出方路に送出すべきパケツ
トを、同期通信用パケツトは端子Ｐ１に、非同期
通信用パケツトは、端子Ｐ０に出力する。端子Ｐ
０からの非同期通信用パケツトは非同期パケツト
出力FIFO７０へ格納される。 一方、端子Ｐ１からの同期通信用パケツトは、
まず、その論理チヤネル番号（LCN）をインデ
クスとして、オフセツトテーブル４２を参照し、
読み出した値（オフセツト値）と、共通カウンタ
４１の値を加算器４３で加算し、呼の期待シーケ
ンス番号ESQとする。ここで、共通カウンタ４
１は、周期パルス発生回路４で発生される、周期
Ｔのパルスによつてカウントアツプされる。それ
ゆえ期待シーケンス番号ESQも、周期Ｔで“１”
づつカウントアツプされる。即ち、パケツトスイ
ツチ１から受取るパケツトの論理チヤネル番号
（LCN）に応じてオフセツト値を切り替えること
により、「オフセツト値＋共通カウンタ値」で表
わされる期待シーケンス番号ESQが変化するこ
ととなる。しかも、共通カウンタ４１ １個をカ
ウントアツプするだけで、全ての論理チヤネル番
号LCNに対応する期待シーケンス番号ESQが同
時にカウントアツプされることになる。 そして、制御ロジツク回路５３では、減算器５
１から出力されるSQ−ESQの値に応じて、次の
ような動作を行なう。 （） SQ−ESQ＝＋１、又は０、又は−１で
あればスイツチSW５の上側を閉じ、下側を開
ける。 （） SQ−ESQ＝上記以外であればスイツチ
SW５の上側を開いてパケツトを廃棄し、スイ
ツチSW５の下側を閉じて、現在の論理チヤネ
ル番号（LCN）に対するオフセツト値に“１”
を加算したものをオフセツトテーブル４２に書
き込む。 呼が接続された直後はESQの値が不定なので
上記の（）の状態にあるが、（）の操作を繰
り返すうちに、（）の条件が満足され、以後、
（）の状態を継続する。 一方、制御ロジツク回路５２では、周期Ｔのパ
ルスが回路４から発生する毎に、スイツチSW３
を接点番号０，１，２，３，０，１，２，３，
０，……と回転させる。そしてスイツチSW３の
指しているFIFOが、その時の同期パケツト出力
FIFOとなり、そこから、接点番号の増加する順
（遅延時間が経過する順）にFIFO−、FIFO−
、FIFO−と対応付けられる。即ち、SW３
が回転する毎にFIFO−→同期パケツト出力
FIFO、FIFO−→FIFO−、FIFO−→
FIFO−という転送が行われたのと同じことに
なる。また、ある時点で同期パケツト出力FIFO
だつたものは、次の時点ではFIFO−になるが、
その時は当該FIFOのパケツトは出力されて空に
なつている。 制御ロジツク回路５２は、上記のように、
FIFO３０〜３３を動的に対応付ける。そしてSQ
−ESQに応じてスイツチSW４を次のように操作
する。 （） SQ−ESQ＝＋１ならば、FIFO−に対
応するFIFO、即ち、SW３の接点番号＋３に
SW４をセツトしてパケツトを該FIFOに転送
する。 （） SQ−ESQ＝０ならば、FIFO−に対応
するFIFO、即ち、SW３の接点番号＋２にSW
４をセツトしてパケツトを該FIFOに転送する。 （） SQ−ESQ＝−１ならば、FIFO−に対
応するFIFO、即ち、SW３の接点番号＋１に
SW４をセツトして、パケツトを該FIFOに転
送する。 （） SQ−ESQ＝上記以外ならば、上述如く
SW４でパケツトが廃棄されるのでSW４は無
関係である。 尚、制御回路６０ではスイツチSW３で指示さ
れるFIFOを同期パケツト出力FIFOとみなし、そ
こにパケツトが有る限り、スイツチSW６を接点
２側にセツトして、同期通信用パケツトを伝送路
に送出する。そして、該FIFOが空になるとスイ
ツチSW６を接点１側にセツトして、非同期パケ
ツト出力FIFOから非同期通信用パケツトを取り
出して伝送路へ送出する。 第６図には、制御ロジツク回路５２の構成例を
示す。同期パケツト出力用FIFO指定カウンタ７
１で現時点の同期パケツト出力FIFOを指示スイ
ツチSW３の接点番号を出力する。そして加算器
７２（２ビツトの加算器）がスイツチSW３の接
点番号に“２”を加算してモジユラス４の加算を
実行する。この関係を下記の表に示す。
なうパケツト交換機において、パケツトの受信遅
延時間のばらつき・変動をなくしてこれを一定遅
延時間とするために、パケツトの到着時刻の変動
を一定の時間範囲に調整することにより、受信端
に於ても、パケツト到着時刻の変動をその一定時
間内に収めたものである。 〔産業上の利用分野〕 本発明は、パケツト交換機に関し、特に音声や
動画等の連続信号通信を行うパケツト交換機に関
するものである。 音声や動画等の、いわゆる連続信号通信は、発
信端末から着信端末へのパス（呼）が設定されて
いる間、伝達遅延が一定となる必要がある。 一方、パケツト交換網は、音声、動画等の連続
信号通信及びデータ通信等の断続的（バースト
的）信号通信を、同一の交換機で収容できるた
め、将来の統合網を構成する上で極めて有望であ
る。 このようなパケツト網では、パケツト交換機に
おけるパケツト処理時間の変動や、伝送路へ送出
するパケツトの待ち行列などによつて、パケツト
が発信端末から相手端末へ転送される伝達時間が
時々刻々変動する。 そのため、パケツト受信端末では、受信したパ
ケツトに遅延時間を付加して、全遅延時間が一定
となるようにする必要がある。 〔従来の技術〕 従来の音声・データ統合パケツト交換網の基本
構成例を第８図ａに示す。 送話器１００の音声信号は、音声パケツト送信
部１０１内のAD変換器１０２でデイジタル信号
に変換され、これをパケツト組立て部（PA）１
０３第８図ｂに示すパケツト型式に変換する。こ
の際、パケツトにはパケツトを組立てる毎に
“１”づつ増加するシーケンス番号（SQ）を付加
しておく。これは、後続のパケツト交換機１０４
や伝送路１０５で生じるビツトエラー等によるパ
ケツト紛失があつても受信側でそれを検出できる
ようにするためのものである。 一方、データ端末１０６は、パケツトを任意の
タイミング、即ち非同期で発生する。データ用パ
ケツトは、データエラーを防ぐため、音声とは別
のシーケンス番号管理を行つている。 パケツト交換機１０４は、送話器１００からの
音声パケツトとデータ端末１０６からのデータパ
ケツトを、その転送ヘツダ（第８図ｂ）を参照し
て、所定の出方路に転送する。 着信端末に到着したパケツトは、到着タイミン
グが様々に変動するが、これを着信端末の音声パ
ケツト受信部１０７の遅延ゆらぎを吸収バツフア
（FIFOバツフア）１０８に一旦蓄積することによ
つて、遅延時間を一定にする。この後、パケツト
分解部１０９では、バツフア１０８からパケツト
を取り出し、パケツトのヘツダ等を取り除いてデ
イジタル音声信号を抽出する。この際、パケツト
のシーケンス番号（SQ）を参照し、シーケンス
番号の抜けを検出したら、無音のパターンを挿入
する。最後に、DA変換器１１０でデイジタル信
号をアナログ信号に変換して、受話器１１１に出
力する。 〔発明が解決しようとする問題点〕 従来の音声・データ統合パケツト網では、網内
のパケツトの交換処理が音声信号処理においても
非同期であるために、パケツトの送信部１０１か
らパケツト受信部１０７までのパケツトの伝達遅
延が不確定である。特に、伝送路のトラフイツク
密度が高くなると、パケツトの伝送遅延が急激に
増加してしまい、これは、伝送路の速度が数
Mbps以上の高速であれば大きな問題とはならな
いが、伝送路の速度が数百Kbps以下になつたり
パケツト交換機の中継段数が多くなるとエコー等
の重大な問題を招来することになる。 従つて、本発明の目的は、パケツト網内を伝送
される連続信号のパケツトの伝送遅延時間とその
変動を許容範囲内に収めることのできるパケツト
交換機を提供することに在る。 〔問題点を解決するための手段〕 第１図は上記目的を達成するために、一定周期
でパケツトスイツチ１に到着するパケツトの論理
チヤネル番号から分配先の出方路対応部２を決定
し転送するパケツト交換機の概要図を示したもの
で、本発明においては特に各出方路対応部２が、
到着パケツトに３種類の遅延時間を与えて伝送路
に送出する時間調整部３と、前記一定周期と同じ
周期のパルスを発生するパルス発生回路４と、こ
のパルス及び前記論理チヤネル番号に応じて呼の
期待するシーケンス番号を発生する呼期待シーケ
ンス番号発生回路５と、前記パケツトのシーケン
ス番号と期待シーケンス番号とを比較し、その差
が−１，０，＋１のときだけ、これらに対応して
一定の遅延時間が得られるように時間調整部３の
遅延時間のいずれかを選択制御する制御回路６
と、を備えている。 〔作用〕 第１図において、パケツトスイツチ１には組み
立てられたパケツトが一定周期で時間的に前後の
ゆらぎを伴つて到着するようになつている。この
パケツトには第２図に示す如く呼を識別するため
の論理チヤネル番号（LCN）が付加されており、
この論理チヤネル番号によりパケツトスイツチ１
は分配先の出方路対応部２を決定してパケツトを
転送する。 出方路対応部２においても上記の一定周期と同
一の周期でパルスを発生するパルス発生回路４が
設けられており、この一定周期のパルス及びパケ
ツトの論理チヤネル番号に応じての呼の期待する
シーケンス番号が呼期待シーケンス番号発生回路
５から発生され、この期待シーケンス番号と送ら
れて来たパケツト内のシーケンス番号とが制御回
路６で比較されて両者の差がえられる。この制御
回路６では、更にその差に応じて時間調整部３で
与えられる３種類の遅延時間を選択制御すること
によりパケツトを許可される一定遅延時間内に収
め、伝送路へ送出している。以上の動作を、時間
を追つて示したのが第３図である。 図において、パケツト発生源（図示せず）から
は、同期通信用パケツトが周期Ｔで発生する。こ
のパケツトがパケツトスイツチ（PSW）Ａを通
過すると、パケツトスイツチＡ内での処理時間の
変動により、パケツトスイツチ１の出口にパケツ
トが現われる時刻は確率的に斜線で示す範囲内で
変動する。 そして、制御回路６で受信パケツトのシーケン
ス番号と期待シーケンス番号とを比較して、時間
調整部３内のいずれかの遅延時間でパケツトを転
送した後、伝送路Ａに出力される。このとき、パ
ケツトが伝送路Ａに出力される時刻の変動範囲
は、出方路対応部Ａの周期パルスに挟まれた時間
区間Ｔに収まつている。 次に、伝送路Ａからのパケツトがパケツトスイ
ツチＢを通過すると、パケツトスイツチＢの出口
におけるパケツトの到着時刻の変動範囲が斜線で
示す範囲に広がる。しかし、これも、出方路対応
部Ｂを通過すると、パケツトが伝送路Ｂに出力さ
れる時刻の変動範囲は、出方路対応部Ｂの周期パ
ルスに挟まれた時間区間Ｔに収まる。 このように、パケツトの中継段数が何段あつて
も、同一呼のパケツトが伝送路を通るタイミング
は、各出方路対応部で一定の遅延時間を与えるこ
とによりその伝送路に接続する出方路対応部の周
期パルスに挟まれた一定時間区間の範囲内に収ま
る。言い換えると、発着端末から着信端末までの
遅延時間の変動は必ず周期Ｔ以下であることがわ
かる。 〔実施例〕 次に本発明に係るパケツト交換機の実施例につ
いて説明する。 第４図は本発明のパケツト交換機の一実施例を
示すブロツク図で、第１図に示した時間調整部３
は、継続接続された３つのFIFO（First−In・
First−Out）メモリ１１〜１３と、同期パケツト
出力FIFOメモリ１４と、FIFOメモリ１１〜１３
へのパケツト転送制御を行うスイツチSW１と、
で構成されている。 また呼期待シーケンス番号発生回路５は、呼の
数に対応して設けられそれぞれ当該呼の期待する
シーケンス番号を有しパルス発生回路４のハルス
によつてカウントアツプするカウンタESQ−Ｏ
〜ESQ−Ｎと、これらのカウンタを選択するス
イツチSW２と、呼の識別するためのパケツトの
論理チヤネル番号（LCN）に応じてスイツチSW
２を制御するスイツチ制御ロジツク回路２１と、
で構成されている。 更に制御回路６はスイツチSW２からの期待シ
ーケンス番号ESQと受信パケツト中のシーケン
ス番号とを比較して差を算出する減算器２２と、
その差に応じてスイツチSW１を制御するスイツ
チ制御ロジツク回路２３と、で構成されている。 次に動作を説明すると、まず、出方路対応部２
では、回路２１によりパケツトのLCN（即ち呼の
識別番号）応じてスイツチSW２を制御し、関係
するカウンタをカウンタ群ESQ−Ｏ〜ESQ−Ｎ
から選択する。該カンウタには、当該呼のハケツ
トに期待するシーケンス番号（ESQ）がセツト
されている。尚、該カウンタ群は、周期Ｔの周期
ハルスが回路４から発生する毎に、全カウンタを
“１”だけカウントアツプする。 呼の接続した直後は、期待シーケンス番号
（ESQ）は不定であり、ハケツスのシーケンス番
号SQと期待シーケンス番号ESQは、全く無関係
である。そこで、パケツトのシーケンス番号SQ
がESQ−１〜ESQ＋１の範囲以外の場合は、ロ
ジツク回路２３がスイツチSW１をどこにも接続
しないことによりそのパケツトを廃棄し制御ロジ
ツク回路２１によつて指示されているカウンタに
“１”を加算することによつて、徐々に期待シー
ケンス番号ESQを変化させる。これは最大限、
シーケンス番号のモジユラス分だけ行われる。 こうして一旦、シーケンス番号SQがESQ−１
〜ESQ＋１の範囲に収まれば、以後は安定する。 そして、SQ−ESQを減算器２２で計算し、 SQ＝ESQ＋１→パケツトをFIFO１１へ転送 SQ＝ESQ → 〃 FIFO１２ 〃 SQ＝ESQ−１→ 〃 FIFO１３ 〃 となるようにロジツク回路２３がスイツチSW１
を切り替える。 又、出方路対応部では、周期Ｔの周期パルスが
発生する毎にFIFO１３の内容を周期パケツト出
力FIFO１４へ転送し、FIFO１２の内容をFIFO
１３へ転送しFIFO１１の内容をFIFO１２へ転送
する。一方、周期パルス出力FIFO１４では、そ
の中のパケツトを伝送路に次々と送出する。この
ように時間調整部３では３種類のパケツト遅延時
間を設けて第３図に示したように遅延時間変動を
周期Ｔ内に収めている。 次に第５図に示す本発明の別の実施例について
説明する。 第５図において、第１図に示した時間調整部３
は、４つのFIFOメモリ３０〜３３と、これらの
うちのいずれかを周期パケツト出力FIFOとして
選択するスイツチSW３と、このスイツチSW３
の位置と所定の位置関係に設定されるスイツチ
SW４と、で構成されている。 また、呼期待シーケンス番号発生回路５は、パ
ルス発生回路４によつてカウントアツプする共通
カウンタ４１と、パケツトのシーケンス番号
（LCN）に対応したオフセツト番号を記憶したオ
フセツトテーブル４２と、共通カウンタ４１のカ
ウントとオフセツトテーブル４２のオフセツトシ
ーケンス番号を加えて呼の期待シーケンス番号を
発生する加算器４３と、で構成されている。尚、
加算器４４はパケツト廃棄時にオフセツトテーブ
ル４２に“１”を加算する加算器である。 更に制御回路６は、期待シーケンス番号ESQ
とシーケンス番号SQの減算を行う減算器５１と、
この減算値により時間調整部３のスイツチSW３
及びSW４を所定の関係で制御するスイツチ制御
ロジツク回路５２と、減算器５１の出力が−１，
０，＋１のいずれでもないときパケツトを廃棄し
オフセツト番号をカウントアツプするためにスイ
ツチSW５を制御するスイツチ制御ロジツク回路
５３と、で構成されている。 尚、第４図の出方路対応部の構成では、時間間
隔Ｔの周期パルス毎に、FIFO１３→同期パケツ
ト出力FIFO１４、FIFO１２→FIFO１３、FIFO
１１→FIFO１２の転送を瞬間的に行う必要があ
る。しかしFIFOの入出力速度は有限であるため、
これには困難が伴う。また、多数のカウンタ群を
設けるのも困難である。これを解決するために、
第５図の実施例では、時間調整部３のFIFOを循
環式にしている。また第５図では、同期通信用パ
ケツトだけでなく、非同期通信用パケツトを処理
するための制御回路６０およびスイツチSW６並
びにFIFO７０も含まれている。 次に動作を説明するとパケツトスイツチ
（PSW）１では同一の出方路に送出すべきパケツ
トを、同期通信用パケツトは端子Ｐ１に、非同期
通信用パケツトは、端子Ｐ０に出力する。端子Ｐ
０からの非同期通信用パケツトは非同期パケツト
出力FIFO７０へ格納される。 一方、端子Ｐ１からの同期通信用パケツトは、
まず、その論理チヤネル番号（LCN）をインデ
クスとして、オフセツトテーブル４２を参照し、
読み出した値（オフセツト値）と、共通カウンタ
４１の値を加算器４３で加算し、呼の期待シーケ
ンス番号ESQとする。ここで、共通カウンタ４
１は、周期パルス発生回路４で発生される、周期
Ｔのパルスによつてカウントアツプされる。それ
ゆえ期待シーケンス番号ESQも、周期Ｔで“１”
づつカウントアツプされる。即ち、パケツトスイ
ツチ１から受取るパケツトの論理チヤネル番号
（LCN）に応じてオフセツト値を切り替えること
により、「オフセツト値＋共通カウンタ値」で表
わされる期待シーケンス番号ESQが変化するこ
ととなる。しかも、共通カウンタ４１ １個をカ
ウントアツプするだけで、全ての論理チヤネル番
号LCNに対応する期待シーケンス番号ESQが同
時にカウントアツプされることになる。 そして、制御ロジツク回路５３では、減算器５
１から出力されるSQ−ESQの値に応じて、次の
ような動作を行なう。 （） SQ−ESQ＝＋１、又は０、又は−１で
あればスイツチSW５の上側を閉じ、下側を開
ける。 （） SQ−ESQ＝上記以外であればスイツチ
SW５の上側を開いてパケツトを廃棄し、スイ
ツチSW５の下側を閉じて、現在の論理チヤネ
ル番号（LCN）に対するオフセツト値に“１”
を加算したものをオフセツトテーブル４２に書
き込む。 呼が接続された直後はESQの値が不定なので
上記の（）の状態にあるが、（）の操作を繰
り返すうちに、（）の条件が満足され、以後、
（）の状態を継続する。 一方、制御ロジツク回路５２では、周期Ｔのパ
ルスが回路４から発生する毎に、スイツチSW３
を接点番号０，１，２，３，０，１，２，３，
０，……と回転させる。そしてスイツチSW３の
指しているFIFOが、その時の同期パケツト出力
FIFOとなり、そこから、接点番号の増加する順
（遅延時間が経過する順）にFIFO−、FIFO−
、FIFO−と対応付けられる。即ち、SW３
が回転する毎にFIFO−→同期パケツト出力
FIFO、FIFO−→FIFO−、FIFO−→
FIFO−という転送が行われたのと同じことに
なる。また、ある時点で同期パケツト出力FIFO
だつたものは、次の時点ではFIFO−になるが、
その時は当該FIFOのパケツトは出力されて空に
なつている。 制御ロジツク回路５２は、上記のように、
FIFO３０〜３３を動的に対応付ける。そしてSQ
−ESQに応じてスイツチSW４を次のように操作
する。 （） SQ−ESQ＝＋１ならば、FIFO−に対
応するFIFO、即ち、SW３の接点番号＋３に
SW４をセツトしてパケツトを該FIFOに転送
する。 （） SQ−ESQ＝０ならば、FIFO−に対応
するFIFO、即ち、SW３の接点番号＋２にSW
４をセツトしてパケツトを該FIFOに転送する。 （） SQ−ESQ＝−１ならば、FIFO−に対
応するFIFO、即ち、SW３の接点番号＋１に
SW４をセツトして、パケツトを該FIFOに転
送する。 （） SQ−ESQ＝上記以外ならば、上述如く
SW４でパケツトが廃棄されるのでSW４は無
関係である。 尚、制御回路６０ではスイツチSW３で指示さ
れるFIFOを同期パケツト出力FIFOとみなし、そ
こにパケツトが有る限り、スイツチSW６を接点
２側にセツトして、同期通信用パケツトを伝送路
に送出する。そして、該FIFOが空になるとスイ
ツチSW６を接点１側にセツトして、非同期パケ
ツト出力FIFOから非同期通信用パケツトを取り
出して伝送路へ送出する。 第６図には、制御ロジツク回路５２の構成例を
示す。同期パケツト出力用FIFO指定カウンタ７
１で現時点の同期パケツト出力FIFOを指示スイ
ツチSW３の接点番号を出力する。そして加算器
７２（２ビツトの加算器）がスイツチSW３の接
点番号に“２”を加算してモジユラス４の加算を
実行する。この関係を下記の表に示す。
本発明のパケツト交換機によれば、パケツトの
発生周期と同一周期で発生されるパルスにより呼
の期待するシーケンス番号とパケツト自体のシー
ケンス番号との関係からパケツトの遅延時間を一
定に調整するように構成したので、同期通信パケ
ツトがパケツト交換機を何段中継しても、その遅
延時間の変動幅はパルスの発生周期内に収めるこ
とができるとともに、中継一段当たりの遅延時間
がその周期の２倍の許容範囲内に保証できる効果
がある。従つて、同期通信パケツトの受信端での
ゆらぎ吸収バツフアは大幅に小容量化できる。
発生周期と同一周期で発生されるパルスにより呼
の期待するシーケンス番号とパケツト自体のシー
ケンス番号との関係からパケツトの遅延時間を一
定に調整するように構成したので、同期通信パケ
ツトがパケツト交換機を何段中継しても、その遅
延時間の変動幅はパルスの発生周期内に収めるこ
とができるとともに、中継一段当たりの遅延時間
がその周期の２倍の許容範囲内に保証できる効果
がある。従つて、同期通信パケツトの受信端での
ゆらぎ吸収バツフアは大幅に小容量化できる。
第１図は本発明に係るパケツト交換機の原理を
示す図、第２図は本発明で用いられるパケツトの
型式を示す図、第３図は本発明の動作原理を説明
するための図、第４図は本発明の一実施例を示す
ブロツク図、第５図は本発明の別の実施例を示す
ブロツク図、第６図は第５図の実施例で用いられ
るスイツチ制御ロジツク回路の構成例を示すブロ
ツク図、第７図は伝送路上のパケツト転送の形態
を示す図、第８図ａ及びｂはそれぞれ従来の音
声・データ統合パケツト交換機網の基本構成例及
びパケツト型式を示す図、である。 第１図、第４図及び第５図において、１はパケ
ツトスイツチ、２は出方路対応部、３は時間調整
部、４はパルス発生回路、５は呼期待シーケンス
番号発生回路、６は制御回路、を示す。尚、図
中、同一符号は同一又は相当部分を示す。
示す図、第２図は本発明で用いられるパケツトの
型式を示す図、第３図は本発明の動作原理を説明
するための図、第４図は本発明の一実施例を示す
ブロツク図、第５図は本発明の別の実施例を示す
ブロツク図、第６図は第５図の実施例で用いられ
るスイツチ制御ロジツク回路の構成例を示すブロ
ツク図、第７図は伝送路上のパケツト転送の形態
を示す図、第８図ａ及びｂはそれぞれ従来の音
声・データ統合パケツト交換機網の基本構成例及
びパケツト型式を示す図、である。 第１図、第４図及び第５図において、１はパケ
ツトスイツチ、２は出方路対応部、３は時間調整
部、４はパルス発生回路、５は呼期待シーケンス
番号発生回路、６は制御回路、を示す。尚、図
中、同一符号は同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 一定周期でパケツトスイツチ１に到着するパ
ケツトの論理チヤネル番号から分配先の出方路対
応部２を決定し転送するパケツト交換機におい
て、各出方路対応部２が、 前記パケツトに３種類の遅延時間を与えて伝送
路に送出する時間調整部３と、 前記一定周期のパルスを発生するパルス発生回
路４と、 前記パルス及び前記論理チヤネル番号に応じて
呼の期待するシーケンス番号を発生する呼期待シ
ーケンス番号発生回路５と、 前記呼パケツトのシーケンス番号と期待シーケ
ンス番号とを比較し、その差が−１、０、＋１の
時のみ、これらに対応して一定の遅延時間が得ら
れるように前記時間調整部３の遅延時間のいずれ
かを選択制御する制御回路６と、 を備えたことを特徴とするパケツト交換機。 ２ 前記時間調整部３が、縦続接続された３つの
FIFOメモリ１１〜１３及び同期パケツト出力
FIFOメモリ１４と、前記制御回路６の出力に応
じて前記３つのFIFOメモリ１１〜１３のいずれ
かを選択するスイツチSW１と、で構成されてい
る特許請求の範囲第１項に記載のパケツト交換
機。 ３ 前記時間調整部３が４つのFIFOメモリ３０
〜３３と、前記制御回路６の出力に応じて前記
FIFOメモリ３０〜３３の１つを同期パケツト出
力FIFOメモリに指定し、残りのFIFOメモリと前
記同期パケツト出力FIFOメモリとで前記３つの
遅延時間を与えるように切り替えるスイツチSW
３，SW４と、で構成されている特許請求の範囲
第１項に記載のパケツト交換機。 ４ 前記呼期待シーケンス番号発生回路５が、前
記呼のシーケンス番号及び数に対応して設けられ
前記パルス発生回路４によつて同時にカウントア
ツプするカウンタESQ−０〜ESQ−Ｎと、該カ
ウンタESQ−０〜ESQ−Ｎを切り替えるスイツ
チSW２と、該スイツチSW２を前記呼のシーケ
ンス番号に対応して制御する制御ロジツク回路２
１と、で構成されている特許請求の範囲第１項乃
至第３項のいずれかに記載のパケツト交換機。 ５ 前記呼期待シーケンス番号発生回路５が、前
記パルス発生回路４によつてカウントアツプする
共通カウンタ４１と、前記呼のシーケンス番号に
対応したオフセツト番号を記憶したオフセツトテ
ーブル４２と、前記共通カウンタ４１のカウンタ
と前記オフセツト番号を加えて前記呼の期待シー
ケンス番号を発生する加算器４３と、で構成され
ている特許請求の範囲第１項乃至第３項のいずれ
かに記載のパケツト交換機。 ６ 前記呼期待シーケンス番号発生回路５は前記
オフセツトテーブル４２のオフセツト値を１だけ
加算する加算器４４を含み、前記制御回路６は、
前記シーケンス番号の差が−１、０、＋１以外の
とき前記加算器４４の出力により前記テーブル４
２を書き替えるように制御する特許請求の範囲第
５項に記載のパケツト交換機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61283739A JPS63136859A (ja) | 1986-11-28 | 1986-11-28 | パケツト交換機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61283739A JPS63136859A (ja) | 1986-11-28 | 1986-11-28 | パケツト交換機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63136859A JPS63136859A (ja) | 1988-06-09 |
| JPH0448305B2 true JPH0448305B2 (ja) | 1992-08-06 |
Family
ID=17669476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61283739A Granted JPS63136859A (ja) | 1986-11-28 | 1986-11-28 | パケツト交換機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63136859A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3942977A1 (de) * | 1989-12-23 | 1991-06-27 | Standard Elektrik Lorenz Ag | Verfahren zum wiederherstellen der richtigen zellfolge, insbesondere in einer atm-vermittlungsstelle, sowie ausgangseinheit hierfuer |
| DE69735415T2 (de) | 1996-05-07 | 2006-09-28 | Yamaha Corp., Hamamatsu | Verfahren und System zur Übertragung von Audiodaten mit Zeitstempel |
-
1986
- 1986-11-28 JP JP61283739A patent/JPS63136859A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63136859A (ja) | 1988-06-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2015402C (en) | Packet route scheduling in a packet cross connect switch system for periodic and statistical packets | |
| US6157653A (en) | Method and apparatus for adaptive smoothing delay for packet voice applications | |
| JP3262142B2 (ja) | Ａｔｍセル化装置、ａｔｍセル化方法、ノード、及びノードにおける多重化方法 | |
| US5740373A (en) | Packet switching system having communication control unit for sending acknowledgment to the source upon receiving the receive response data associated with the last cell | |
| CA2015403C (en) | Multiple queue bandwidth reservation packet system | |
| EP0436069B1 (en) | Method and device for switching fixed-length packets such as ATM cells | |
| US5623405A (en) | Accounting system and method for asynchronous transfer mode network | |
| US8089979B2 (en) | Packet relay apparatus and packet relay method | |
| US5467346A (en) | Packet communication method and packet communication apparatus | |
| JP3087123B2 (ja) | 交換回路網 | |
| CA2015404C (en) | Packet cross connect switch system including improved throughput | |
| US5872789A (en) | Method for reducing jitter of ATM cells | |
| US5859850A (en) | Elastic store circuit for composite cells switched through an ATM network | |
| EP1340344B1 (en) | Latency management for a network | |
| JPS63136859A (ja) | パケツト交換機 | |
| US6931029B1 (en) | System and method for synchronizing with data received over an unreliable asynchronous medium | |
| JP3606627B2 (ja) | 固定長パケット分解装置 | |
| US7145908B1 (en) | System and method for reducing jitter in a packet transport system | |
| JP3589260B2 (ja) | トラフィックシェーピング装置 | |
| US7006515B1 (en) | Isochronous queue and buffer management | |
| JPH0145261B2 (ja) | ||
| JP2875559B2 (ja) | バーストデータ転送のためのルーティング方法およびノード回路 | |
| JPH02137543A (ja) | パケット転送方式 | |
| JPH04835A (ja) | セル送信制御装置 | |
| JPH04100435A (ja) | 交換機における課金方法および装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |