JPH0448618A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH0448618A JPH0448618A JP15408990A JP15408990A JPH0448618A JP H0448618 A JPH0448618 A JP H0448618A JP 15408990 A JP15408990 A JP 15408990A JP 15408990 A JP15408990 A JP 15408990A JP H0448618 A JPH0448618 A JP H0448618A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
(概要)
301(シリコンオンインシュレータ)基板の製造方法
の改良に関し、
素子形成側の半導体層の厚さが薄く、膜厚のばらつきの
少ないSol、35板を、張り合わせ界面に欠陥及び汚
染物が導入されることなく製造することを可能にする張
り合わせSOI基板の製造方法を提供することを目的と
し、
素子形成側半導体ウェーハと支持側半導体ウェーハとを
絶縁膜を介して接着し、前記の素子形成側半導体ウェー
ハを研磨してその厚さを減少する工程を有する半導体装
1の製造方法において、少なくとも前記の支持側半導体
ウェーハには円形の半導体ウェーハを使用して、前記の
素子形成側半導体ウェーハと接着した後にオリエンテー
ソヨンフラノトを形成するように構成する。Detailed Description of the Invention (Summary) Regarding the improvement of the method for manufacturing 301 (silicon-on-insulator) substrates, a Sol. The purpose of the present invention is to provide a method for manufacturing a bonded SOI substrate that enables manufacturing without introducing defects and contaminants into the substrate, and the semiconductor wafer on the element forming side and the semiconductor wafer on the support side are bonded via an insulating film. In the method for manufacturing a semiconductor device 1, which includes the step of polishing the semiconductor wafer on the element forming side to reduce its thickness, a circular semiconductor wafer is used as at least the semiconductor wafer on the supporting side; The structure is such that an orientation layer is formed after adhering to the semiconductor wafer on the element formation side.
本発明は、5ol(シリコンオンインシュレータ)基板
の製造方法の改良に関する。The present invention relates to an improvement in a method for manufacturing a 5ol (silicon-on-insulator) substrate.
表面に酸化膜の形成された2枚のシリコンウェーハを重
ね合わせた後、熱処理を施して相互に接着し、次いで、
一方のノリコンウェーハを薄膜化して製造する、いわゆ
る張り合わせSO■基板は、これをLSI用基板として
使用した時に、集積度の向上、素子特性の高速化、耐放
射線特性の向上環の面で優れた成果が得られる6本発明
は、この張り合わせSol基板の製造方法の改良に関す
るものである。After overlapping two silicon wafers with oxide films formed on their surfaces, they are bonded together by heat treatment, and then
On the other hand, the so-called bonded SO■ substrate, which is manufactured by thinning Noricon wafers, is superior in terms of improved integration, faster device characteristics, and improved radiation resistance when used as an LSI substrate. The present invention, which achieves the above results, relates to an improvement in the manufacturing method of this bonded Sol substrate.
従来のSO■基板の製造方法を、第3図を参照して説明
する。まず、同図(a)に示すように、オリエンテーシ
ョンフラットの形成された2枚のシリコンウェーハト2
の表面をそれぞれ鏡面仕上げし、同図(b)に示すよう
に、一方のシリコンウェーハ、例えばシリコンウェーハ
1を酸化して表面に二酸化シリコン膜3を形成した後、
同図(C)に示すように、重ね合わせて900°C乃至
1.000°Cの温度においてアニールを施して両者を
接着する。この時の接着面の引張り強度は約2、000
g/cm”であり、以後に実行される半導体装置の製
造工程において剥離することはない。A conventional method for manufacturing an SO2 substrate will be explained with reference to FIG. First, as shown in the same figure (a), two silicon wafers 2 on which orientation flats are formed are
After mirror-finishing the surfaces of each and oxidizing one silicon wafer, for example, silicon wafer 1 to form a silicon dioxide film 3 on the surface, as shown in FIG.
As shown in FIG. 4(C), they are overlapped and annealed at a temperature of 900° C. to 1.000° C. to bond them together. The tensile strength of the adhesive surface at this time is approximately 2,000
g/cm", and will not peel off during the subsequent semiconductor device manufacturing process.
次に、同図(d)に示すように、一方のシリコンウェー
ハlの表面を研削し、さらに1n程度研磨して表面の欠
陥を除去して5n厚程度に薄膜化する。この薄膜化され
たシリコン層に素子が形成される。Next, as shown in FIG. 4D, the surface of one silicon wafer 1 is ground and further polished by about 1n to remove surface defects and to reduce the thickness to about 5n. Elements are formed on this thinned silicon layer.
〔発明が解決しようとする課題]
張り合わせSOI基板は、素子形成側のシリコン層が薄
く、かつ、均一であるほど、素子形成後のデバイス特性
が良好であり、また、素子間分離も容易である。したが
って、素子形成側のシリコン層をいかに均一に、かつ、
薄く形成するかということがSol基板開発の中心課題
である。従来の方法を使用して製造された6インチのS
ol基板においては、薄膜化された素子形成側のシリコ
ン層の厚さは5n程度であり、また、膜厚のばらつきは
面内において2n程度である。この膜厚のばらつきは、
張り合わせSOI基板の支持側シリコンウェーハの厚み
のばらつき(TTV ; TotalThickne
ss Variation)が2〜3nあることに起因
している。[Problems to be Solved by the Invention] In a bonded SOI substrate, the thinner and more uniform the silicon layer on the element formation side, the better the device characteristics after the element formation, and the easier it is to separate the elements. . Therefore, how to make the silicon layer on the element formation side uniform and
The central issue in the development of Sol substrates is how to form them thinly. 6-inch S manufactured using conventional methods
In the OL substrate, the thickness of the thinned silicon layer on the element forming side is about 5n, and the variation in film thickness is about 2n in the plane. This variation in film thickness is
Variation in thickness of supporting side silicon wafer of bonded SOI substrate (TTV; Total Thickne
This is due to the fact that there are 2 to 3n of ss Variations).
オリエンテーションフラットの形成されていない円形の
ウェーハを両面研磨すると、厚みのばらつき(TTV)
が0.8n程度の良好なウェーハを作製できることが知
られている。しかしながら、半導体装置の製造に使用す
るにはオリエンテーションフラットを形成しなければな
らない。When polishing both sides of a circular wafer without an orientation flat, thickness variation (TTV) occurs.
It is known that good wafers with a diameter of about 0.8n can be produced. However, for use in manufacturing semiconductor devices, an orientation flat must be formed.
円形のウェーハを両面研磨して厚みのばらつき(TTV
)の少ないウェーハを形成した後にオリエンテーション
フラットを形成し、これを支持側ウェーハとして使用す
れば、素子形成側ウェーハの膜厚のばらつきを少なくす
ることが可能であるが、オリエンテーションフラット形
成時及びオリエンテーションフラット部分の面取り時に
支持側ウェーハ表面に欠陥が導入されたり、表面に汚染
物が付着する可能性がある。支持側ウェーへの表面に欠
陥が導入されていたり、或いは、汚染物が付着している
状態で素子形成側ウェーハと接着して501基板を製造
すると、素子作成後のデバイス特性の劣化の原因となる
。Polishing both sides of a circular wafer to check thickness variations (TTV)
) If an orientation flat is formed after forming a wafer with a small amount of When chamfering a portion, defects may be introduced to the supporting wafer surface or contaminants may adhere to the surface. If the 501 substrate is manufactured by adhering to the element formation side wafer with defects introduced into the surface of the supporting side wafer or contaminants attached, it may cause deterioration of device characteristics after the element fabrication. Become.
本発明の目的は、この欠点を解消することにあり、素子
形成側の半導体層の厚さが薄く、膜厚のばらつきの少な
いSO■基板を、張り合わせ界面に欠陥及び汚染物が導
入されることなく製造することを可能にする張り合わせ
SOr基板の製造方法を提供することにある。The purpose of the present invention is to eliminate this drawback, and to prevent defects and contaminants from being introduced into the bonding interface of an SO2 substrate, in which the thickness of the semiconductor layer on the element formation side is thin and there is little variation in film thickness. An object of the present invention is to provide a method for manufacturing a bonded SOr substrate that allows manufacturing without any problems.
上記の目的は、素子形成側半導体ウェーハ(1)と支持
側半導体ウェーハ(2)とを絶縁膜(3)を介して接着
し、前記の素子形成側半導体ウェーハ(1)を研磨して
その厚さを減少する工程を有する半導体装置の製造方法
において、少なくとも前記の支持側半導体ウェーハ(2
)には円形の半導体ウェーハを使用して、前記の素子形
成側半導体ウェーハ(1)と接着した後にオリエンチー
シランフラット(4)を形成する半導体装置の製造方法
によって達成される。The above purpose is to bond the element forming side semiconductor wafer (1) and the supporting side semiconductor wafer (2) via an insulating film (3), and polish the element forming side semiconductor wafer (1) to increase its thickness. In the method of manufacturing a semiconductor device, the method includes a step of reducing the thickness of at least the support side semiconductor wafer (2).
) is achieved by a method of manufacturing a semiconductor device in which a circular semiconductor wafer is used and an orientated silane flat (4) is formed after bonding it to the semiconductor wafer (1) on the element formation side.
本発明に係るSO■基板の製造方法においては、オリエ
ンチーシランフラットの形成されていない円形の半導体
ウェーハを両面研磨して厚さのばらつき(TTV)の少
ない支持側半導体ウェーハを作製し、これに素子形成側
半導体ウェーハを接着するので、素子形成側半導体ウェ
ーハの膜厚のばらつきが少なくなる。しかも、接着後に
支持側半導体ウェーハのオリエンテーションフラットを
形成し、面取り加工をするので、接着面に欠陥が導入さ
れたり、汚染物が付着する可能性はなくなる。In the method for manufacturing an SO2 substrate according to the present invention, a supporting side semiconductor wafer with less thickness variation (TTV) is produced by polishing both sides of a circular semiconductor wafer on which no orienting silane flat is formed. Since the element forming side semiconductor wafer is bonded, variations in film thickness of the element forming side semiconductor wafer are reduced. Moreover, since the orientation flat of the supporting semiconductor wafer is formed and chamfered after bonding, there is no possibility of introducing defects or adhering contaminants to the bonding surface.
接着後のオリエンテーションフラット作成時及びオリエ
ンテーションフラット面取り時に素子形成側半導体ウェ
ーハ表面に欠陥が発生したり、汚染物が付着しても、以
後の薄膜化工程における研削・研磨によって除去される
ので何等問題はない。Even if defects or contaminants occur on the surface of the semiconductor wafer on the element formation side when creating the orientation flat after adhesion or when chamfering the orientation flat, there will be no problem as it will be removed by grinding and polishing in the subsequent thinning process. do not have.
以下、図面を参照しつ\、本発明の一実施例に係るSo
l基板の製造方法について説明する。Hereinafter, with reference to the drawings, a So
A method for manufacturing the l-substrate will be explained.
第1図参照
同図(a)に示すように、オリエンテーションフラット
の形成された素子形成側シリコンウェーハ1と円形の支
持側シリコンウェーハ2との表面をそ件ぞれ鏡面仕上げ
する。Refer to FIG. 1. As shown in FIG. 1(a), the surfaces of the element-forming side silicon wafer 1 on which the orientation flat is formed and the circular supporting side silicon wafer 2 are mirror-finished.
同図(b)に示すように、素子形成側シリコンウェーハ
1の表面を熱酸化して1〜2n厚の二酸化シリコン膜3
を形成する。As shown in the figure (b), the surface of the silicon wafer 1 on the element formation side is thermally oxidized to form a silicon dioxide film 3 with a thickness of 1 to 2 nm.
form.
同図(C)に示すように、素子形成側シリコンウェーハ
1と支持側シリコンウェーハ2とを重ね合わせた後、9
00℃乃至1,000°Cの温度に昇温して熱処理を施
し、両者を接着する。As shown in FIG.
Heat treatment is performed at a temperature of 00°C to 1,000°C to bond the two together.
同図(d)に示すように、ダイサを使用して支持側シリ
コンウェーハ2にオリエンテーションフラットを形成し
、面取り研磨を行う。As shown in FIG. 2D, an orientation flat is formed on the supporting silicon wafer 2 using a dicer, and chamfer polishing is performed.
ところで、SOI基板に半導体デバイスを作製した後に
、フルカットしてチップに切り離すのであれば、支持側
シリコンウェーハ2のオリエンテーションフラットの方
位を特定する必要はないが、ハーフカントしてチップに
切り離す場合には、オリエンテーションフラットの面方
位を+1101にする必要があるため、予め、支持側シ
リコンウェーハ2の側面に方位を示す印を付けておき、
その位置に素子形成側シリコンウェーハ1のオリエンテ
ーションフラットが対応するように重ね合わせて接着す
る必要がある。By the way, if a semiconductor device is fabricated on an SOI substrate and is then fully cut and separated into chips, there is no need to specify the direction of the orientation flat of the supporting silicon wafer 2, but when it is half-canted and separated into chips, Since it is necessary to set the plane orientation of the orientation flat to +1101, a mark indicating the orientation is placed on the side surface of the supporting silicon wafer 2 in advance.
It is necessary to overlap and bond the silicon wafer 1 on the element forming side so that the orientation flat of the silicon wafer 1 corresponds to that position.
なお、素子形成側シリコンウェーハ1にも円形のシリコ
ンウェーハを使用し、円形の支持側ンリコンウエーハ2
と接着した後に、両者に同時にオリエンテーションフラ
ットを形成するようにしてもよい。た−し、半導体デバ
イス作成後にハーフカットしてチップに切り離す場合に
は、素子形成側シリコンウェーハ1と支持側シリコンウ
ェーハ2との方位が一致するように重ね合わせて接着し
、N 101面にオリエンテーションフラットを形成す
るようにする。Note that a circular silicon wafer is also used for the element formation side silicon wafer 1, and a circular silicon wafer 2 is used for the support side.
After adhering to the substrate, orientation flats may be formed on both at the same time. However, when half-cutting and cutting into chips after semiconductor device fabrication, the element forming side silicon wafer 1 and the supporting side silicon wafer 2 are overlaid and bonded so that their orientations match, and the orientation is aligned to the N101 plane. Make sure to form a flat.
次いで、同図(e)に示すように、素子形成側シリコン
ウェーハ1を研削し、更に1n厚程度研磨して薄膜化す
る。Next, as shown in FIG. 4(e), the element forming side silicon wafer 1 is ground and further polished to a thickness of about 1n to make it a thin film.
第2図参照
第2図は、支持側ウェーハ2の厚さのばらつき(TTV
)と研磨後の素子形成側ウェーハ1の膜厚のばらつきと
の関係を実験により求めたグラフである。支持側ウェー
ハ2の厚さのばらつき(TTV)は、本発明の方法を使
用した場合には、0.8n程度になり、従来の値(2〜
3n)に比べて大幅に改善されるので、第2図から明ら
かなように、素子形成側ウェーハ1の膜厚のばらつきは
、従来のばらつきの半分以下に減少し、それに応答して
素子形成側ウェーハ1の膜厚のFj膜化が可能になる。See Fig. 2 Fig. 2 shows the thickness variation (TTV) of the supporting wafer 2.
) and the variation in film thickness of the element-forming wafer 1 after polishing, which is a graph obtained through experiments. When the method of the present invention is used, the thickness variation (TTV) of the supporting wafer 2 is about 0.8n, which is lower than the conventional value (2~
3n), and as is clear from FIG. 2, the variation in film thickness on the element forming side wafer 1 is reduced to less than half of the conventional variation, and in response, The film thickness of the wafer 1 becomes Fj.
以上説明せるとおり、本発明に係る半導体装置の製造方
法においては、円形の半導体ウェーハの両面を研磨して
厚さのばらつきの少ない支持側半導体ウェーハを作製し
、それと素子形成側半導体ウェーハとを接着するので、
素子形成側半導体ウェーハの膜厚のばらつきが少なくな
り、それに応答して素子形成側半導体ウェーハの膜厚を
薄くすることが可能になる。また、円形の支持側半導体
ウェーハと素子形成側半導体ウェーハとが接着された後
に、支持側半導体ウェーハにオリエンチーシランフラッ
トが形成されるので、両者の接着界面に欠陥が導入され
たり、汚染物が付着したりすることがなくなり、このS
o1基板に半導体デバイスを形成した場合のデバイス特
性の劣化が発生しなくなる。As explained above, in the method for manufacturing a semiconductor device according to the present invention, both sides of a circular semiconductor wafer are polished to produce a support side semiconductor wafer with less variation in thickness, and this is bonded to an element forming side semiconductor wafer. So,
Variations in the film thickness of the semiconductor wafer on the element formation side are reduced, and in response to this, it becomes possible to reduce the film thickness of the semiconductor wafer on the element formation side. In addition, after the circular supporting semiconductor wafer and the element-forming semiconductor wafer are bonded together, an orientated silane flat is formed on the supporting semiconductor wafer, which may introduce defects or contaminants into the bonding interface between the two. This S
Deterioration of device characteristics when a semiconductor device is formed on the o1 substrate does not occur.
第1図は、本発明の一実施例に係るSOI基板製造の工
程図である。
第2図は、支持側ウェーハの厚さのばらつき(TTV)
と素子形成側ウェーハの膜厚のばらつきとの関係を示す
図である。
第3図は、従来技術に係るSO■基板製造の工程図であ
る。
1・・・素子形成側半導体ウェーハ、
2・・・支持側半導体ウェーハ、
3・・・絶縁膜、
4・・・オリエンテーションフラント。FIG. 1 is a process diagram for manufacturing an SOI substrate according to an embodiment of the present invention. Figure 2 shows the thickness variation (TTV) of the supporting wafer.
FIG. 4 is a diagram showing the relationship between the thickness of the wafer and the variation in film thickness of the wafer on the element forming side. FIG. 3 is a process diagram for manufacturing an SO2 substrate according to the prior art. DESCRIPTION OF SYMBOLS 1... Element formation side semiconductor wafer, 2... Supporting side semiconductor wafer, 3... Insulating film, 4... Orientation flant.
Claims (1)
ハ(2)とを絶縁膜(3)を介して接着し、前記素子形
成側半導体ウェーハ(1)を研磨してその厚さを減少す
る工程を有する半導体装置の製造方法において、 少なくとも前記支持側半導体ウェーハ(2)には円形の
半導体ウェーハを使用して、前記素子形成側半導体ウェ
ーハ(1)と接着した後にオリエンテーションフラット
(4)を形成する ことを特徴とする半導体装置の製造方法。[Claims] An element forming side semiconductor wafer (1) and a supporting side semiconductor wafer (2) are bonded via an insulating film (3), and the element forming side semiconductor wafer (1) is polished to reduce its thickness. In the method for manufacturing a semiconductor device including a step of reducing the thickness, a circular semiconductor wafer is used as at least the supporting side semiconductor wafer (2), and after being bonded to the element forming side semiconductor wafer (1), an orientation flat ( 4) A method for manufacturing a semiconductor device, characterized by forming.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15408990A JPH0448618A (en) | 1990-06-14 | 1990-06-14 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15408990A JPH0448618A (en) | 1990-06-14 | 1990-06-14 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0448618A true JPH0448618A (en) | 1992-02-18 |
Family
ID=15576659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15408990A Pending JPH0448618A (en) | 1990-06-14 | 1990-06-14 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0448618A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180327A (en) * | 2005-12-28 | 2007-07-12 | Nichicon Corp | Multilayer solid electrolytic capacitor |
| JP2009059742A (en) * | 2007-08-30 | 2009-03-19 | Nec Tokin Corp | Surface mount capacitors and capacitor elements |
-
1990
- 1990-06-14 JP JP15408990A patent/JPH0448618A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180327A (en) * | 2005-12-28 | 2007-07-12 | Nichicon Corp | Multilayer solid electrolytic capacitor |
| JP2009059742A (en) * | 2007-08-30 | 2009-03-19 | Nec Tokin Corp | Surface mount capacitors and capacitor elements |
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